资本追捧半导体新星设备业新机会在哪资本的嗅觉总是最先洞察行业的风向。近日半导体量测领域的荷兰独角兽 Nearfield Instruments 宣布完成高达 3.8 亿美元的 D 轮融资投后估值飙升至 16 亿美元。在其背后集结了富达投资Fidelity、淡马锡Temasek、卡塔尔投资局QIA以及华登国际Walden Catalyst等一众顶级主权与明星资本。值得注意的是Nearfield 既不做光刻也不做传统的刻蚀、沉积或封装这家新星之所以能备受资本追捧很大原因在于它押注了 High - NA EUV、GAA、CFET 以及混合键合等面向未来的下一代制造场景的计量与过程控制。这不禁让人思考在这个早已被传统巨头割据的成熟赛道里设备业的新机会到底在哪根据 SEMI 的《300 毫米晶圆厂展望》数据预测全球 300mm 晶圆厂设备支出预计 2026 年增长 18%至 1330 亿美元2027 年再增长 14%至 1510 亿美元到 2028 年投资额将继续增长 3%达到 1550 亿美元到 2029 年将再增长 11%达到 1720 亿美元。这些增长主要由 AI 芯片、先进节点、区域化制造和存储投资拉动其中逻辑/微处理器、DRAM、3D NAND 都是未来几年设备投资大头。这也意味着未来的增量绝不仅靠晶圆厂单纯扩产、复制产线所带来的设备数量叠加真正的行业巨变可能来自于芯片底层结构与工艺路线的颠覆性重构。从 GAA、CFET 的架构演进到 HBM、3D DRAM 的存储革命从 High - NA EUV、干法光刻胶、硅光/CPO 的光电跨界等等——正是这些前沿底座的变迁正在悄然重塑整个半导体设备业的黄金新周期。芯片加速走向 3D沉积和刻蚀比光刻更“吃紧”在摩尔定律逼近物理极限的当下无论是逻辑、存储DRAM/NAND还是先进封装都在全面加速驶向 3D 化发展。在 2026 年 VLSI 大会上这一趋势已经非常清晰。首先在逻辑器件领域晶体管架构正从 FinFET 跨入全环绕栅极GAA并向终极形态——互补场效应晶体管CFET架构过渡。在 2026 年的 VLSI 大会上全球晶圆制造三巨头集体亮剑三星展示了 3D Stacked FETs也就是 CFET 的早期形态在同一晶圆上实现 n - FET 和 p - FET 的三层纳米片堆叠gate pitch 做到 42nm英特尔展示了 45nm gate pitch 的 CFET inverter结合 PowerVia、背面直接接触和 Epi - to - Epi Via并采用 PMOS 在上、NMOS 在下的结构台积电展示了 A16埃米级CMOS引入纳米片晶体管和超级电轨Super Power Rail, SPR相较于 N2P 工艺A16 在同等功耗下速度飙升 8% - 10%芯片密度提升 8% - 10%并将量产时间直接锁定了 2026 年第四季度。在存储领域亦是如此。铠侠Kioxia与闪迪SanDisk在本次大会上介绍了超过 1000 层的 3D NAND 路线图。DRAM 几十年来一直采用平面结构但如今其也正在复制 NAND 路径。本届 VLSI 大会上各大巨头纷纷祭出了打破 10nm 物理墙的存储路线图三星展示了 16 层垂直堆叠 DRAM采用 GAA cell transistor、水平 storage capacitor 和 Peri - on - Cell 架构。SK 海力士则展示了 4F² Vertical Gate DRAM通过 bit - line shielding、shared back gate、晶圆键合和 die thinning实现更可靠的读写操作。赛美特SAIMEMORY/ 英特尔 / 力积电PSMC联合展示了一种采用 via - in - one TSV 架构的 3D 高带宽 DRAM。该技术实现了 8 层 DRAM 堆叠每层金属布线直接连接 TSV 总线使带宽密度达到约 0.25Tb/s/mm²极大地改善了信号与电源完整性。芯片加速走向 3D 空间本质上是一场半导体底层工艺的“范式大转移”。设备厂商已经开始围绕这场 3D 化转型重新布阵。应用材料认为HBM 和 3D stacking 虽然能提升带宽和能效但制造复杂度明显上升。目前应用材料主要有以下几类设备来应对 3D 化1DRAM 不再只是传统存储工艺正在吸收先进逻辑中的材料工程能力。应材在 6 月 25 日推出了增强型 Centura Prime Epi 系统把外延设备推向 DRAM说明 HBM 和下一代 DDR 的竞争已经延伸到外围晶体管性能2先进封装 Opta Quad CMP开始服务混合键合Opta Quad 的作用在抛光过程中实时监测晶圆状态并动态调整工艺以改善片内均匀性和总厚度变化控制3Nokota VMax 2 铜电镀 ECD服务 TSV 和 microbump它能动态调节电场修正版图差异带来的电镀不均匀问题4PECVD应对超薄 DRAM die 翘曲它主要是在 TSV 周围沉积应力平衡介质膜提高超薄 DRAM die 的机械稳定性支持 12 层、16 层以及未来更高层数 HBM5eBeam 计量和缺陷复检进入先进封装应材的 VeritySEM 7AP 提供亚 10nm 级灵敏度面向 HBM 和 chiplet 中常见的厚基板、异质材料和高翘曲基板SEMVision G7AP 则用于高分辨率缺陷复检和自动分类并已在领先存储和逻辑厂商的先进封装量产中使用。Lam Research 判断当 NAND、逻辑、DRAM 和先进封装全面走向 3D沉积和刻蚀强度将显著上升。在 3D NAND 中这种变化已经被充分验证。随着 NAND 层数向更高堆叠推进核心挑战变成高深宽比通道孔刻蚀、侧壁形貌控制、薄膜应力管理以及金属填充能力。Lam 推出的 Cryo 3.0 低温刻蚀技术正是针对 3D NAND 继续向 1000 层演进所需的高深宽比刻蚀而来。相比传统介质刻蚀低温刻蚀可以在更深结构中维持更好的 profile control同时提升刻蚀速率。这说明在 3D NAND 的后续扩展中刻蚀设备的价值量并没有因为架构成熟而下降反而会随着层数增加继续放大。3D NAND 已经验证了垂直结构会带来巨大的刻蚀和沉积设备需求而 3D DRAM 可能把难度再推高。Lam 表示3D DRAM 的垂直结构可能需要比 3D NAND 更为极端的 Profile形貌控制能力而当前满足高良率量产的成熟方案在行业内甚至“尚不存在”。图源LAM台积电下一代面板级封装 CoPoS 设备战打响面板级先进封装技术 CoPoS 也带来了新的设备需求。CoPoS 技术的核心逻辑在于以更大尺寸的矩形玻璃面板彻底取代传统的圆形硅晶圆作为封装基板。供应链资深人士透露走向方形面板级封装后单片基板的晶圆产出效率可较现有的 12 英寸圆形晶圆飙升 5 至 6 倍。这是一条以矩形面板为核心、完全解构并重筑的全新封装产线。它涵盖了玻璃基板处理、面板级再布线层RDL、超大尺寸光刻、高精度晶片贴装、超低翘曲控制以及颠覆性的量测机制。台积电董事长魏哲家在 2026 年 4 月的财报说明会上首次在官方层面亲自提及这一技术蓝图加之台湾智慧财产局近期公告台积电已正式申请“TSMC - COPOS”商标无一不彰显出台积电将此视为延续摩尔定律的下一张王牌。近日台积电 CoPoS 试产线已低调启动首批试产验证设备已正式搬入台积电旗下子公司采钰VisEra龙潭厂。根据 Digitimes 披露的设备清册CoPoS 初期试产线已在六大核心工艺领域展开严密布局包括日本佳能、DISCO、TEL、SCREEN、泛林集团Lam Research在内的设备巨头以及一些新兴势力正在卡位从光刻与涂布显影、金属化与铜电镀、研磨/切割与精密固晶、湿法制程与高难度热处理、以及量测等领域。据 BigGo Finance 的报道供应链人士强调由于面板级封装的特殊性CoPoS 所需设备多数属于非标定制规格其单台溢价通常显著高于传统晶圆级平。而且由于工艺范式发生位移它与既有的 CoWoS 产线存在着巨大的技术断层。在这场关键战役中CoPoS 初期名单虽然沿袭了部分 CoWoS 时代的常驻玩家但由于研发难度呈几何级数上升部分老牌供应商的验证进展并未达到预期。例如泛林集团Lam Research以前最核心的优势在晶圆制造前道像刻蚀但是现在在台积电的 CoPoS 试产线中Lam 凭借其最新的 SABRE 3D FP 电镀设备和 Quaros FP 蚀刻机成功击败了原本在后道封装领域极具优势的其他美系和日系传统封装设备大厂。再比如CoPoS 引入玻璃基板作为核心介质虽然解决了传统基板的翘曲与微缩极限却带来了致命的易碎、透明、高反射检测难题。这直接导致量测与检测在产线中的地位被无限放大据了解不少中国台湾本地的设备厂商已经跻身入围实现本土化替代。因此CoPoS 可以说为设备厂商提供了一次重新洗牌、逆袭挑战的黄金窗口。关于量产时间表业界最新风声指出CoPoS 最快有望在 2029 年驶入量产轨道较市场此前普遍预期的 2030 年显著提前。亦有乐观观点认为2026 年为设备与材料的关键验证元年2027 年切入试作阶段2028 年下半年即可吹响正式量产的号角。这也印证了魏哲家此前的判断CoPoS 要实现规模化产能仍需 2 至 3 年的扎实跨越。光刻胶路线大变革从湿法走向干法在先进制程中光刻胶路线也正在发生变化。在 2nm 以下及 High - NA EUV 时代由于电路线条微缩至原子级传统湿法光刻胶CAR在显影冲洗时会因水的表面张力导致纳米线条成片倒塌Pattern Collapse。这一物理极限正倒逼半导体行业掀起数十年一遇的范式转移——光刻胶全面从“湿法时代”迈向“干法时代”。在这个领域Lam Research 已有布局他们推出的 Aether 干式光刻胶设备与工艺用气相沉积CVD 方式让光刻胶“干式生长”并用等离子体进行干法显影。根据 Lam 的介绍干法光刻胶的优势主要体现在几个方面一是金属氧化物光刻胶对 EUV 光子的吸收能力更强有助于降低曝光剂量二是气相沉积形成的薄膜更均匀有利于提升分辨率、降低粗糙度和缺陷率三是干法显影减少了液体表面张力带来的图形倒塌风险四是减少酸、碱、溶剂和 PFAS 等化学品使用具备一定可持续性优势。图源LAM围绕这一新路线Lam 已经形成了一套设备组合。Aether GPX 用于干法光刻胶沉积Aether GDX 用于干法显影Nimbus 提供底层薄膜Gamma、G400、G3D 等设备用于干法去胶DV Prime、Da Vinci、EOS 和 Coronus 面向晶圆背面、边缘和斜角清洗。值得一提的是2025 年 9 月 15 日泛林集团与日本材料巨鳄 JSR 集团及旗下 MOx 光刻胶先锋 Inpria达成历史性全面合作。双方化干戈为玉帛撤销了此前所有的专利诉讼。两家巨头选择将 Lam 的干法沉积、刻蚀技术与 JSR/Inpria 的金属氧化物光刻胶MOx材料进行深度“合体”。这场宿敌大和解释放了明确的信号在 High - NA EUV 时代设备与材料的传统边界已经消失。光芯片/CPO把测试和封装变成新战场硅光设备领域正在出现一批新势力它们主要是在测试、耦合和封装环节切开新市场。硅光/CPO 的量产难点主要集中在能不能低成本、高吞吐地测光、测电、测热并把光纤、激光器、PIC、EIC 和封装基板稳定集成在一起。因此硅光的设备机会本质上不是传统前道设备的简单延伸而是“光电协同制造”带来的新设备生态。例如在测试设备领域泰瑞达、是德科技、FormFactor、Advantest 和 TEL 等均已有硅光测试设备的动作。如泰瑞达的 Photon 100是德科技的 NX5402AFormFactor 的 TRITON 等等。泰瑞达指出CPO 是把硅光芯片与数据中心交换芯片或 GPU 计算设备集成到同一基板上的封装创新CPO 量产需要提升硅光供应链良率、验证新的异构封装概念并发展高通量测试方法因为当前硅光测试仍有大量人工环节难以支撑大规模制造。日月光ASE在官网的硅光子学介绍中列出实现可插拔、板载和共封装光学器件的关键技术晶圆级凸块和硅刻蚀工艺的后加工、高精度激光芯片键合、用于 EIC/PIC 芯片集成的先进 2.5D/3D 封装TSV/FO/CoW、对已知良好的 SiPh PIC 芯片进行晶圆级光学探测测试、针对未来 OBO /CPO 应用的光学元件组件评估、MCM 模块组件。图源ASE混合键合虽被推迟但不会缺席混合键合正在成为另一条重要设备增量线。混合键合是 HBM 继续堆高的潜在关键工艺。总的来说Besi 是这轮变化中最典型的受益者奥地利 EVG、SUSS、TEL、SET 等厂商也在围绕 W2W、D2W、collective D2W、临时键合和超薄晶圆处理展开布局。Besi 的混合键合系统订单已经明显受 AI 和先进封装需求拉动。据路透社报道Besi 在 2026 年一季度订单同比增长 104.5% 至 2.697 亿欧元路透社报道称增长主要受混合键合需求推动且摩根大通分析师提到存储市场中已有第二家客户开始进行 HBM 相关资格认证。应用材料已经买入 Besi 9%股权成为其最大股东之一路透社援引分析师观点称这显示应材更倾向于与 Besi 深度协同而不是另起炉灶开发替代技术。从技术路线看混合键合还在继续向更高互连密度推进。imec 与 EVG 已展示 200nm interconnect pitch 的晶圆对晶圆混合键合并在 300mm 晶圆上实现极高的键合后对准精度。不过混合键合的商业化节奏并没有想象中那么快。过去行业一度认为随着 HBM4 走向 16 层堆叠、更宽接口和更高 I/O 密度传统 microbump、TCB 和 MR - MUF 将很快触及极限混合键合会成为必选路线。但最新变化显示存储厂商和标准组织仍在努力为现有封装路线争取时间。一方面HBM4 并没有立刻全面转向混合键合。由于成本、良率、测试和量产复杂度仍然较高microbump 仍可能在 HBM4 世代继续扮演主流角色。另一方面SPHBM4 的推出进一步改变了问题的解法。它不是继续单纯扩大物理接口而是通过缩窄接口宽度和串行化传输在维持 HBM4 级带宽的同时降低引脚数量和封装布线压力并为有机基板路线打开空间。短期 HBM 仍会尽量榨干 microbump、TCB、MR - MUF 和封装结构优化混合键合的主战场更可能后移到 HBM5、20 层以上堆叠、3D DRAM、logic - to - memory 和更高密度 chiplet。结语设备厂参与定义先进工艺半导体行业过去常用“卖铲子”形容设备厂。但在今天这个比喻已经不够准确。在 GAA、CFET、3D DRAM、HBM、混合键合、硅光和 High - NA EUV 时代设备厂不只是卖工具而是在参与定义先进工艺能不能成立。未来芯片会更立体、更异构、更靠近封装、更依赖光互连也更难制造。而设备厂的机会正藏在这些“更难”里面。设备厂如何抓住这些机会值得进一步关注。
半导体设备业新周期：3D 趋势、封装变革与光刻胶转型带来哪些机会？
资本追捧半导体新星设备业新机会在哪资本的嗅觉总是最先洞察行业的风向。近日半导体量测领域的荷兰独角兽 Nearfield Instruments 宣布完成高达 3.8 亿美元的 D 轮融资投后估值飙升至 16 亿美元。在其背后集结了富达投资Fidelity、淡马锡Temasek、卡塔尔投资局QIA以及华登国际Walden Catalyst等一众顶级主权与明星资本。值得注意的是Nearfield 既不做光刻也不做传统的刻蚀、沉积或封装这家新星之所以能备受资本追捧很大原因在于它押注了 High - NA EUV、GAA、CFET 以及混合键合等面向未来的下一代制造场景的计量与过程控制。这不禁让人思考在这个早已被传统巨头割据的成熟赛道里设备业的新机会到底在哪根据 SEMI 的《300 毫米晶圆厂展望》数据预测全球 300mm 晶圆厂设备支出预计 2026 年增长 18%至 1330 亿美元2027 年再增长 14%至 1510 亿美元到 2028 年投资额将继续增长 3%达到 1550 亿美元到 2029 年将再增长 11%达到 1720 亿美元。这些增长主要由 AI 芯片、先进节点、区域化制造和存储投资拉动其中逻辑/微处理器、DRAM、3D NAND 都是未来几年设备投资大头。这也意味着未来的增量绝不仅靠晶圆厂单纯扩产、复制产线所带来的设备数量叠加真正的行业巨变可能来自于芯片底层结构与工艺路线的颠覆性重构。从 GAA、CFET 的架构演进到 HBM、3D DRAM 的存储革命从 High - NA EUV、干法光刻胶、硅光/CPO 的光电跨界等等——正是这些前沿底座的变迁正在悄然重塑整个半导体设备业的黄金新周期。芯片加速走向 3D沉积和刻蚀比光刻更“吃紧”在摩尔定律逼近物理极限的当下无论是逻辑、存储DRAM/NAND还是先进封装都在全面加速驶向 3D 化发展。在 2026 年 VLSI 大会上这一趋势已经非常清晰。首先在逻辑器件领域晶体管架构正从 FinFET 跨入全环绕栅极GAA并向终极形态——互补场效应晶体管CFET架构过渡。在 2026 年的 VLSI 大会上全球晶圆制造三巨头集体亮剑三星展示了 3D Stacked FETs也就是 CFET 的早期形态在同一晶圆上实现 n - FET 和 p - FET 的三层纳米片堆叠gate pitch 做到 42nm英特尔展示了 45nm gate pitch 的 CFET inverter结合 PowerVia、背面直接接触和 Epi - to - Epi Via并采用 PMOS 在上、NMOS 在下的结构台积电展示了 A16埃米级CMOS引入纳米片晶体管和超级电轨Super Power Rail, SPR相较于 N2P 工艺A16 在同等功耗下速度飙升 8% - 10%芯片密度提升 8% - 10%并将量产时间直接锁定了 2026 年第四季度。在存储领域亦是如此。铠侠Kioxia与闪迪SanDisk在本次大会上介绍了超过 1000 层的 3D NAND 路线图。DRAM 几十年来一直采用平面结构但如今其也正在复制 NAND 路径。本届 VLSI 大会上各大巨头纷纷祭出了打破 10nm 物理墙的存储路线图三星展示了 16 层垂直堆叠 DRAM采用 GAA cell transistor、水平 storage capacitor 和 Peri - on - Cell 架构。SK 海力士则展示了 4F² Vertical Gate DRAM通过 bit - line shielding、shared back gate、晶圆键合和 die thinning实现更可靠的读写操作。赛美特SAIMEMORY/ 英特尔 / 力积电PSMC联合展示了一种采用 via - in - one TSV 架构的 3D 高带宽 DRAM。该技术实现了 8 层 DRAM 堆叠每层金属布线直接连接 TSV 总线使带宽密度达到约 0.25Tb/s/mm²极大地改善了信号与电源完整性。芯片加速走向 3D 空间本质上是一场半导体底层工艺的“范式大转移”。设备厂商已经开始围绕这场 3D 化转型重新布阵。应用材料认为HBM 和 3D stacking 虽然能提升带宽和能效但制造复杂度明显上升。目前应用材料主要有以下几类设备来应对 3D 化1DRAM 不再只是传统存储工艺正在吸收先进逻辑中的材料工程能力。应材在 6 月 25 日推出了增强型 Centura Prime Epi 系统把外延设备推向 DRAM说明 HBM 和下一代 DDR 的竞争已经延伸到外围晶体管性能2先进封装 Opta Quad CMP开始服务混合键合Opta Quad 的作用在抛光过程中实时监测晶圆状态并动态调整工艺以改善片内均匀性和总厚度变化控制3Nokota VMax 2 铜电镀 ECD服务 TSV 和 microbump它能动态调节电场修正版图差异带来的电镀不均匀问题4PECVD应对超薄 DRAM die 翘曲它主要是在 TSV 周围沉积应力平衡介质膜提高超薄 DRAM die 的机械稳定性支持 12 层、16 层以及未来更高层数 HBM5eBeam 计量和缺陷复检进入先进封装应材的 VeritySEM 7AP 提供亚 10nm 级灵敏度面向 HBM 和 chiplet 中常见的厚基板、异质材料和高翘曲基板SEMVision G7AP 则用于高分辨率缺陷复检和自动分类并已在领先存储和逻辑厂商的先进封装量产中使用。Lam Research 判断当 NAND、逻辑、DRAM 和先进封装全面走向 3D沉积和刻蚀强度将显著上升。在 3D NAND 中这种变化已经被充分验证。随着 NAND 层数向更高堆叠推进核心挑战变成高深宽比通道孔刻蚀、侧壁形貌控制、薄膜应力管理以及金属填充能力。Lam 推出的 Cryo 3.0 低温刻蚀技术正是针对 3D NAND 继续向 1000 层演进所需的高深宽比刻蚀而来。相比传统介质刻蚀低温刻蚀可以在更深结构中维持更好的 profile control同时提升刻蚀速率。这说明在 3D NAND 的后续扩展中刻蚀设备的价值量并没有因为架构成熟而下降反而会随着层数增加继续放大。3D NAND 已经验证了垂直结构会带来巨大的刻蚀和沉积设备需求而 3D DRAM 可能把难度再推高。Lam 表示3D DRAM 的垂直结构可能需要比 3D NAND 更为极端的 Profile形貌控制能力而当前满足高良率量产的成熟方案在行业内甚至“尚不存在”。图源LAM台积电下一代面板级封装 CoPoS 设备战打响面板级先进封装技术 CoPoS 也带来了新的设备需求。CoPoS 技术的核心逻辑在于以更大尺寸的矩形玻璃面板彻底取代传统的圆形硅晶圆作为封装基板。供应链资深人士透露走向方形面板级封装后单片基板的晶圆产出效率可较现有的 12 英寸圆形晶圆飙升 5 至 6 倍。这是一条以矩形面板为核心、完全解构并重筑的全新封装产线。它涵盖了玻璃基板处理、面板级再布线层RDL、超大尺寸光刻、高精度晶片贴装、超低翘曲控制以及颠覆性的量测机制。台积电董事长魏哲家在 2026 年 4 月的财报说明会上首次在官方层面亲自提及这一技术蓝图加之台湾智慧财产局近期公告台积电已正式申请“TSMC - COPOS”商标无一不彰显出台积电将此视为延续摩尔定律的下一张王牌。近日台积电 CoPoS 试产线已低调启动首批试产验证设备已正式搬入台积电旗下子公司采钰VisEra龙潭厂。根据 Digitimes 披露的设备清册CoPoS 初期试产线已在六大核心工艺领域展开严密布局包括日本佳能、DISCO、TEL、SCREEN、泛林集团Lam Research在内的设备巨头以及一些新兴势力正在卡位从光刻与涂布显影、金属化与铜电镀、研磨/切割与精密固晶、湿法制程与高难度热处理、以及量测等领域。据 BigGo Finance 的报道供应链人士强调由于面板级封装的特殊性CoPoS 所需设备多数属于非标定制规格其单台溢价通常显著高于传统晶圆级平。而且由于工艺范式发生位移它与既有的 CoWoS 产线存在着巨大的技术断层。在这场关键战役中CoPoS 初期名单虽然沿袭了部分 CoWoS 时代的常驻玩家但由于研发难度呈几何级数上升部分老牌供应商的验证进展并未达到预期。例如泛林集团Lam Research以前最核心的优势在晶圆制造前道像刻蚀但是现在在台积电的 CoPoS 试产线中Lam 凭借其最新的 SABRE 3D FP 电镀设备和 Quaros FP 蚀刻机成功击败了原本在后道封装领域极具优势的其他美系和日系传统封装设备大厂。再比如CoPoS 引入玻璃基板作为核心介质虽然解决了传统基板的翘曲与微缩极限却带来了致命的易碎、透明、高反射检测难题。这直接导致量测与检测在产线中的地位被无限放大据了解不少中国台湾本地的设备厂商已经跻身入围实现本土化替代。因此CoPoS 可以说为设备厂商提供了一次重新洗牌、逆袭挑战的黄金窗口。关于量产时间表业界最新风声指出CoPoS 最快有望在 2029 年驶入量产轨道较市场此前普遍预期的 2030 年显著提前。亦有乐观观点认为2026 年为设备与材料的关键验证元年2027 年切入试作阶段2028 年下半年即可吹响正式量产的号角。这也印证了魏哲家此前的判断CoPoS 要实现规模化产能仍需 2 至 3 年的扎实跨越。光刻胶路线大变革从湿法走向干法在先进制程中光刻胶路线也正在发生变化。在 2nm 以下及 High - NA EUV 时代由于电路线条微缩至原子级传统湿法光刻胶CAR在显影冲洗时会因水的表面张力导致纳米线条成片倒塌Pattern Collapse。这一物理极限正倒逼半导体行业掀起数十年一遇的范式转移——光刻胶全面从“湿法时代”迈向“干法时代”。在这个领域Lam Research 已有布局他们推出的 Aether 干式光刻胶设备与工艺用气相沉积CVD 方式让光刻胶“干式生长”并用等离子体进行干法显影。根据 Lam 的介绍干法光刻胶的优势主要体现在几个方面一是金属氧化物光刻胶对 EUV 光子的吸收能力更强有助于降低曝光剂量二是气相沉积形成的薄膜更均匀有利于提升分辨率、降低粗糙度和缺陷率三是干法显影减少了液体表面张力带来的图形倒塌风险四是减少酸、碱、溶剂和 PFAS 等化学品使用具备一定可持续性优势。图源LAM围绕这一新路线Lam 已经形成了一套设备组合。Aether GPX 用于干法光刻胶沉积Aether GDX 用于干法显影Nimbus 提供底层薄膜Gamma、G400、G3D 等设备用于干法去胶DV Prime、Da Vinci、EOS 和 Coronus 面向晶圆背面、边缘和斜角清洗。值得一提的是2025 年 9 月 15 日泛林集团与日本材料巨鳄 JSR 集团及旗下 MOx 光刻胶先锋 Inpria达成历史性全面合作。双方化干戈为玉帛撤销了此前所有的专利诉讼。两家巨头选择将 Lam 的干法沉积、刻蚀技术与 JSR/Inpria 的金属氧化物光刻胶MOx材料进行深度“合体”。这场宿敌大和解释放了明确的信号在 High - NA EUV 时代设备与材料的传统边界已经消失。光芯片/CPO把测试和封装变成新战场硅光设备领域正在出现一批新势力它们主要是在测试、耦合和封装环节切开新市场。硅光/CPO 的量产难点主要集中在能不能低成本、高吞吐地测光、测电、测热并把光纤、激光器、PIC、EIC 和封装基板稳定集成在一起。因此硅光的设备机会本质上不是传统前道设备的简单延伸而是“光电协同制造”带来的新设备生态。例如在测试设备领域泰瑞达、是德科技、FormFactor、Advantest 和 TEL 等均已有硅光测试设备的动作。如泰瑞达的 Photon 100是德科技的 NX5402AFormFactor 的 TRITON 等等。泰瑞达指出CPO 是把硅光芯片与数据中心交换芯片或 GPU 计算设备集成到同一基板上的封装创新CPO 量产需要提升硅光供应链良率、验证新的异构封装概念并发展高通量测试方法因为当前硅光测试仍有大量人工环节难以支撑大规模制造。日月光ASE在官网的硅光子学介绍中列出实现可插拔、板载和共封装光学器件的关键技术晶圆级凸块和硅刻蚀工艺的后加工、高精度激光芯片键合、用于 EIC/PIC 芯片集成的先进 2.5D/3D 封装TSV/FO/CoW、对已知良好的 SiPh PIC 芯片进行晶圆级光学探测测试、针对未来 OBO /CPO 应用的光学元件组件评估、MCM 模块组件。图源ASE混合键合虽被推迟但不会缺席混合键合正在成为另一条重要设备增量线。混合键合是 HBM 继续堆高的潜在关键工艺。总的来说Besi 是这轮变化中最典型的受益者奥地利 EVG、SUSS、TEL、SET 等厂商也在围绕 W2W、D2W、collective D2W、临时键合和超薄晶圆处理展开布局。Besi 的混合键合系统订单已经明显受 AI 和先进封装需求拉动。据路透社报道Besi 在 2026 年一季度订单同比增长 104.5% 至 2.697 亿欧元路透社报道称增长主要受混合键合需求推动且摩根大通分析师提到存储市场中已有第二家客户开始进行 HBM 相关资格认证。应用材料已经买入 Besi 9%股权成为其最大股东之一路透社援引分析师观点称这显示应材更倾向于与 Besi 深度协同而不是另起炉灶开发替代技术。从技术路线看混合键合还在继续向更高互连密度推进。imec 与 EVG 已展示 200nm interconnect pitch 的晶圆对晶圆混合键合并在 300mm 晶圆上实现极高的键合后对准精度。不过混合键合的商业化节奏并没有想象中那么快。过去行业一度认为随着 HBM4 走向 16 层堆叠、更宽接口和更高 I/O 密度传统 microbump、TCB 和 MR - MUF 将很快触及极限混合键合会成为必选路线。但最新变化显示存储厂商和标准组织仍在努力为现有封装路线争取时间。一方面HBM4 并没有立刻全面转向混合键合。由于成本、良率、测试和量产复杂度仍然较高microbump 仍可能在 HBM4 世代继续扮演主流角色。另一方面SPHBM4 的推出进一步改变了问题的解法。它不是继续单纯扩大物理接口而是通过缩窄接口宽度和串行化传输在维持 HBM4 级带宽的同时降低引脚数量和封装布线压力并为有机基板路线打开空间。短期 HBM 仍会尽量榨干 microbump、TCB、MR - MUF 和封装结构优化混合键合的主战场更可能后移到 HBM5、20 层以上堆叠、3D DRAM、logic - to - memory 和更高密度 chiplet。结语设备厂参与定义先进工艺半导体行业过去常用“卖铲子”形容设备厂。但在今天这个比喻已经不够准确。在 GAA、CFET、3D DRAM、HBM、混合键合、硅光和 High - NA EUV 时代设备厂不只是卖工具而是在参与定义先进工艺能不能成立。未来芯片会更立体、更异构、更靠近封装、更依赖光互连也更难制造。而设备厂的机会正藏在这些“更难”里面。设备厂如何抓住这些机会值得进一步关注。
