1. Verilog模块设计基础入门刚开始接触Verilog时很多人会被它既像软件又像硬件的特性搞糊涂。我最初学习时就犯过这样的错误用软件编程的思维去写硬件描述语言结果综合出来的电路完全不是想要的效果。Verilog本质上是一种硬件描述语言HDL它的每行代码都对应着实际的硬件电路。让我们从一个最简单的例子开始 - 与门。在Verilog中我们可以用多种方式描述一个与门// 方式1连续赋值 module and_gate( input a, input b, output c ); assign c a b; endmodule // 方式2过程赋值 module and_gate( input a, input b, output reg c ); always (a or b) begin c a b; end endmodule这两种写法在功能上是等价的但综合出来的电路结构可能有所不同。第一种方式直接描述了信号间的逻辑关系第二种则使用了过程块来描述。在实际项目中我更喜欢第一种写法因为它更直观也更容易被综合工具优化。初学者常犯的几个错误包括混淆阻塞赋值()和非阻塞赋值()。简单来说组合逻辑用阻塞赋值时序逻辑用非阻塞赋值。忽略敏感信号列表的完整性导致仿真和综合结果不一致。不理解模块的并行特性试图用顺序执行的思维来设计电路。2. 150个核心模块的分类解析2.1 组合逻辑模块组合逻辑是数字电路的基础它的特点是输出只取决于当前的输入。在Verilog中我们可以用assign语句或always块来描述组合逻辑。让我们看一个4选1多路选择器的例子module mux4_1( output reg out, input in0, in1, in2, in3, input [1:0] sel ); always (*) begin case(sel) 2b00: out in0; 2b01: out in1; 2b10: out in2; 2b11: out in3; default: out 1bx; endcase end endmodule这个模块综合后会产生一个典型的多路选择器电路。在实际调试时我发现很多初学者会忘记写default情况这可能导致锁存器的意外生成。记住在组合逻辑中必须确保所有可能的输入组合都有明确的输出。另一个重要的组合逻辑模块是7段数码管译码器。它可以将4位二进制数转换为7段显示的控制信号module seg7_decoder( input [3:0] bcd, output reg [6:0] seg ); always (*) begin case(bcd) 4h0: seg 7b1000000; 4h1: seg 7b1111001; // 其他数字的编码... default: seg 7b1111111; endcase end endmodule2.2 时序逻辑模块时序逻辑的特点是输出不仅取决于当前输入还取决于电路的历史状态。最常见的时序逻辑元件就是D触发器。下面是一个带异步复位和同步使能的D触发器module dff_async( input clk, input rst_n, input en, input d, output reg q ); always (posedge clk or negedge rst_n) begin if(!rst_n) q 1b0; else if(en) q d; end endmodule在实际项目中时序逻辑的设计要特别注意时钟域和复位策略。我曾经在一个项目中没有统一复位策略导致系统出现难以调试的异常。经验告诉我们在一个时钟域内最好使用同一种复位方式同步或异步。计数器是最常用的时序逻辑模块之一。下面是一个模60的BCD码计数器module counter60( output reg [7:0] qout, output cout, input [7:0] data, input load, cin, clk, reset ); always (posedge clk or posedge reset) begin if(reset) begin qout 8b0; end else if(load) begin qout data; end else if(cin) begin if(qout[3:0] 9) begin qout[3:0] 0; if(qout[7:4] 5) qout[7:4] 0; else qout[7:4] qout[7:4] 1b1; end else begin qout[3:0] qout[3:0] 1b1; end end end assign cout ((qout 8h59) cin) ? 1b1 : 1b0; endmodule2.3 存储器模块存储器是数字系统中不可或缺的部分。在FPGA中我们可以用Verilog来描述各种存储器结构。下面是一个简单的双端口RAM示例module dual_port_ram #(parameter DATA_WIDTH8, ADDR_WIDTH6) ( input clk, input we, input [ADDR_WIDTH-1:0] addr_a, addr_b, input [DATA_WIDTH-1:0] din_a, output [DATA_WIDTH-1:0] dout_a, dout_b ); reg [DATA_WIDTH-1:0] ram [(1ADDR_WIDTH)-1:0]; always (posedge clk) begin if(we) ram[addr_a] din_a; end assign dout_a ram[addr_a]; assign dout_b ram[addr_b]; endmodule在实际使用中存储器模块的设计要特别注意时序约束。我曾经遇到过一个案例由于没有正确约束RAM的访问时间导致系统在高温下工作不稳定。后来通过添加适当的寄存器阶段解决了这个问题。3. 仿真与验证技巧3.1 测试平台搭建编写完Verilog模块后验证其正确性至关重要。Testbench就是用来验证设计的测试平台。下面是一个针对前面提到的4选1多路选择器的测试平台timescale 1ns/1ps module tb_mux4_1; reg in0, in1, in2, in3; reg [1:0] sel; wire out; mux4_1 uut(.out(out), .in0(in0), .in1(in1), .in2(in2), .in3(in3), .sel(sel)); initial begin // 初始化输入 in0 1b0; in1 1b0; in2 1b0; in3 1b0; sel 2b00; // 测试用例1选择in0 #10 in0 1b1; #10 if(out ! 1b1) $display(Error in case 1); // 测试用例2选择in1 #10 sel 2b01; in1 1b1; #10 if(out ! 1b1) $display(Error in case 2); // 更多测试用例... #10 $finish; end endmodule在大型项目中我通常会采用分层验证策略先对每个模块进行单元测试然后进行集成测试最后是系统级测试。这样可以尽早发现并解决问题。3.2 波形分析技巧仿真波形是验证设计的重要工具。在查看波形时我通常会关注以下几个关键点时钟边沿和数据建立/保持时间的关系复位信号的释放时机状态机的状态转换是否符合预期关键控制信号的时序关系例如在分析计数器模块时我会特别关注复位信号有效时计数器是否被清零时钟上升沿时计数器是否按预期递增达到最大值时计数器是否正确地回绕4. 从RTL到电路图的分析4.1 RTL视图解读综合工具生成的RTL视图是理解代码如何映射到硬件的重要桥梁。以简单的与门为例它的RTL视图通常会显示两个输入端口和一个输出端口一个与门逻辑符号连接这些元素的连线更复杂的模块如前面提到的模60计数器其RTL视图会显示多个D触发器组成的寄存器组合逻辑构成的下一状态逻辑多路选择器用于加载数据比较器用于检测计数值达到59的情况4.2 综合优化技巧综合工具会对代码进行各种优化理解这些优化有助于写出更高效的代码。常见的优化包括常量传播将常量表达式提前计算资源共享复用相同的逻辑电路寄存器重定时调整寄存器位置以满足时序要求例如下面两种写法会产生不同的电路结构// 写法1分开计算 assign out1 a b; assign out2 a | b; // 写法2共享部分表达式 wire tmp a b; assign out1 tmp; assign out2 a | b;在实际项目中我经常使用流水线技术来提高系统时钟频率。例如将一个复杂的组合逻辑拆分为多个阶段每个阶段加入寄存器// 非流水线设计 always (posedge clk) begin y a * b c * d; end // 流水线设计 reg [15:0] stage1, stage2; always (posedge clk) begin stage1 a * b; stage2 c * d; y stage1 stage2; end虽然流水线设计会增加延迟但可以显著提高系统的工作频率。在一个图像处理项目中通过采用4级流水线我们将处理速度从50MHz提升到了200MHz。
Verilog 150个核心模块：从代码到电路图的仿真实践指南
1. Verilog模块设计基础入门刚开始接触Verilog时很多人会被它既像软件又像硬件的特性搞糊涂。我最初学习时就犯过这样的错误用软件编程的思维去写硬件描述语言结果综合出来的电路完全不是想要的效果。Verilog本质上是一种硬件描述语言HDL它的每行代码都对应着实际的硬件电路。让我们从一个最简单的例子开始 - 与门。在Verilog中我们可以用多种方式描述一个与门// 方式1连续赋值 module and_gate( input a, input b, output c ); assign c a b; endmodule // 方式2过程赋值 module and_gate( input a, input b, output reg c ); always (a or b) begin c a b; end endmodule这两种写法在功能上是等价的但综合出来的电路结构可能有所不同。第一种方式直接描述了信号间的逻辑关系第二种则使用了过程块来描述。在实际项目中我更喜欢第一种写法因为它更直观也更容易被综合工具优化。初学者常犯的几个错误包括混淆阻塞赋值()和非阻塞赋值()。简单来说组合逻辑用阻塞赋值时序逻辑用非阻塞赋值。忽略敏感信号列表的完整性导致仿真和综合结果不一致。不理解模块的并行特性试图用顺序执行的思维来设计电路。2. 150个核心模块的分类解析2.1 组合逻辑模块组合逻辑是数字电路的基础它的特点是输出只取决于当前的输入。在Verilog中我们可以用assign语句或always块来描述组合逻辑。让我们看一个4选1多路选择器的例子module mux4_1( output reg out, input in0, in1, in2, in3, input [1:0] sel ); always (*) begin case(sel) 2b00: out in0; 2b01: out in1; 2b10: out in2; 2b11: out in3; default: out 1bx; endcase end endmodule这个模块综合后会产生一个典型的多路选择器电路。在实际调试时我发现很多初学者会忘记写default情况这可能导致锁存器的意外生成。记住在组合逻辑中必须确保所有可能的输入组合都有明确的输出。另一个重要的组合逻辑模块是7段数码管译码器。它可以将4位二进制数转换为7段显示的控制信号module seg7_decoder( input [3:0] bcd, output reg [6:0] seg ); always (*) begin case(bcd) 4h0: seg 7b1000000; 4h1: seg 7b1111001; // 其他数字的编码... default: seg 7b1111111; endcase end endmodule2.2 时序逻辑模块时序逻辑的特点是输出不仅取决于当前输入还取决于电路的历史状态。最常见的时序逻辑元件就是D触发器。下面是一个带异步复位和同步使能的D触发器module dff_async( input clk, input rst_n, input en, input d, output reg q ); always (posedge clk or negedge rst_n) begin if(!rst_n) q 1b0; else if(en) q d; end endmodule在实际项目中时序逻辑的设计要特别注意时钟域和复位策略。我曾经在一个项目中没有统一复位策略导致系统出现难以调试的异常。经验告诉我们在一个时钟域内最好使用同一种复位方式同步或异步。计数器是最常用的时序逻辑模块之一。下面是一个模60的BCD码计数器module counter60( output reg [7:0] qout, output cout, input [7:0] data, input load, cin, clk, reset ); always (posedge clk or posedge reset) begin if(reset) begin qout 8b0; end else if(load) begin qout data; end else if(cin) begin if(qout[3:0] 9) begin qout[3:0] 0; if(qout[7:4] 5) qout[7:4] 0; else qout[7:4] qout[7:4] 1b1; end else begin qout[3:0] qout[3:0] 1b1; end end end assign cout ((qout 8h59) cin) ? 1b1 : 1b0; endmodule2.3 存储器模块存储器是数字系统中不可或缺的部分。在FPGA中我们可以用Verilog来描述各种存储器结构。下面是一个简单的双端口RAM示例module dual_port_ram #(parameter DATA_WIDTH8, ADDR_WIDTH6) ( input clk, input we, input [ADDR_WIDTH-1:0] addr_a, addr_b, input [DATA_WIDTH-1:0] din_a, output [DATA_WIDTH-1:0] dout_a, dout_b ); reg [DATA_WIDTH-1:0] ram [(1ADDR_WIDTH)-1:0]; always (posedge clk) begin if(we) ram[addr_a] din_a; end assign dout_a ram[addr_a]; assign dout_b ram[addr_b]; endmodule在实际使用中存储器模块的设计要特别注意时序约束。我曾经遇到过一个案例由于没有正确约束RAM的访问时间导致系统在高温下工作不稳定。后来通过添加适当的寄存器阶段解决了这个问题。3. 仿真与验证技巧3.1 测试平台搭建编写完Verilog模块后验证其正确性至关重要。Testbench就是用来验证设计的测试平台。下面是一个针对前面提到的4选1多路选择器的测试平台timescale 1ns/1ps module tb_mux4_1; reg in0, in1, in2, in3; reg [1:0] sel; wire out; mux4_1 uut(.out(out), .in0(in0), .in1(in1), .in2(in2), .in3(in3), .sel(sel)); initial begin // 初始化输入 in0 1b0; in1 1b0; in2 1b0; in3 1b0; sel 2b00; // 测试用例1选择in0 #10 in0 1b1; #10 if(out ! 1b1) $display(Error in case 1); // 测试用例2选择in1 #10 sel 2b01; in1 1b1; #10 if(out ! 1b1) $display(Error in case 2); // 更多测试用例... #10 $finish; end endmodule在大型项目中我通常会采用分层验证策略先对每个模块进行单元测试然后进行集成测试最后是系统级测试。这样可以尽早发现并解决问题。3.2 波形分析技巧仿真波形是验证设计的重要工具。在查看波形时我通常会关注以下几个关键点时钟边沿和数据建立/保持时间的关系复位信号的释放时机状态机的状态转换是否符合预期关键控制信号的时序关系例如在分析计数器模块时我会特别关注复位信号有效时计数器是否被清零时钟上升沿时计数器是否按预期递增达到最大值时计数器是否正确地回绕4. 从RTL到电路图的分析4.1 RTL视图解读综合工具生成的RTL视图是理解代码如何映射到硬件的重要桥梁。以简单的与门为例它的RTL视图通常会显示两个输入端口和一个输出端口一个与门逻辑符号连接这些元素的连线更复杂的模块如前面提到的模60计数器其RTL视图会显示多个D触发器组成的寄存器组合逻辑构成的下一状态逻辑多路选择器用于加载数据比较器用于检测计数值达到59的情况4.2 综合优化技巧综合工具会对代码进行各种优化理解这些优化有助于写出更高效的代码。常见的优化包括常量传播将常量表达式提前计算资源共享复用相同的逻辑电路寄存器重定时调整寄存器位置以满足时序要求例如下面两种写法会产生不同的电路结构// 写法1分开计算 assign out1 a b; assign out2 a | b; // 写法2共享部分表达式 wire tmp a b; assign out1 tmp; assign out2 a | b;在实际项目中我经常使用流水线技术来提高系统时钟频率。例如将一个复杂的组合逻辑拆分为多个阶段每个阶段加入寄存器// 非流水线设计 always (posedge clk) begin y a * b c * d; end // 流水线设计 reg [15:0] stage1, stage2; always (posedge clk) begin stage1 a * b; stage2 c * d; y stage1 stage2; end虽然流水线设计会增加延迟但可以显著提高系统的工作频率。在一个图像处理项目中通过采用4级流水线我们将处理速度从50MHz提升到了200MHz。
