本文聚焦CMOS工艺中最关键、最易被传统测试漏检的物理缺陷——栅氧短路Gate-Oxide Shorts。在深亚微米CMOS器件中栅氧化层作为隔离栅极与沟道的核心绝缘介质是决定器件可靠性的关键结构。栅氧短路是器件级致命缺陷具备功能隐蔽性、漏电显著性、时效劣化性三大特征传统电压型逻辑测试几乎无法识别却是IDDQ静态电流测试最典型、最敏感的检测对象。一、栅氧短路缺陷的产生机理与工艺成因MOS 器件的通用结构如图 (a) 所示。在无故障器件中栅极与器件的另外两个端子之间没有导电通路。栅极多晶硅层下方的栅氧化层将其与其他端子隔离开来。如图 (b) 所示当氧化层击穿时就会导致栅氧短路。栅氧短路通常由制造过程中或制造后产生。与制造相关的栅氧短路主要是由于硅表面的缺陷以及氧化物中存在杂质。制造后出现的栅氧缺陷通常是由于电过应力Electrical Overstress造成的。无论何种原因这些缺陷在长时间承受电应力时都会“扩大”。从工艺成因来看栅氧短路主要来源于三类制造偏差与工艺损伤第一晶圆工艺中的氧化层针孔、介质杂质、晶格缺陷属于原生工艺瑕疵会形成局部薄弱绝缘区域第二光刻、刻蚀过程中的边缘损伤造成栅氧层局部变薄、结构破损第三工艺制程中的热应力、载流子冲击引发栅氧渐进式击穿。这类缺陷不同于金属桥接、线路开路等宏观缺陷属于器件介质级微观缺陷缺陷尺寸极小、隐蔽性极强。栅氧短路并非全为瞬时致命缺陷多数初期表现为局部弱击穿、高阻漏电通道不会直接造成器件失效这也是该缺陷长期被传统测试忽略的核心原因。二、栅氧短路的核心电学特性与失效特征4.1章节明确指出栅氧短路缺陷具备区别于其他物理缺陷的独特电学特征这也是IDDQ测试能够精准识别该缺陷的核心依据主要体现在两个方面。其一稳态漏电显著异常。理想CMOS晶体管稳态下栅极绝缘、无导通电流电路仅存在纳安级本征漏电流。发生栅氧短路后破损的氧化层会形成持续的漏电通路无论晶体管导通或截止状态都会产生远超正常水平的稳态电流直接导致电路IDDQ数值大幅抬升。缺陷严重程度与漏电大小正相关重度栅氧击穿会形成低阻通路产生毫安级漏电轻度弱击穿也会产生可被检测的微安级异常电流。其二功能隐蔽性与渐进式失效。绝大多数轻度、中度栅氧短路缺陷不会改变电路逻辑功能。晶体管仍可正常开关、电路输出电平正确芯片能够完全通过传统 stuck-at 固定故障测试、功能测试、扫描测试。但该缺陷属于典型的“潜伏型缺陷”在芯片长期工作的电压、温度应力作用下栅氧破损区域会持续扩大漏电不断加剧最终导致器件彻底击穿、电路功能失效是芯片早期失效率婴儿死亡率偏高的核心诱因。为了定性理解存在栅氧缺陷时 CMOS 电路的行为我们参考图 (c)。假设栅氧缺陷位于第二个反相器的 nMOS 晶体管中且 V1被驱动为 1。这会形成一条从 VDD经过第一个反相器的上拉网络pullup和缺陷到达地Ground的导电通路。这条从 VDD到地的通路导致了异常升高的 IDDQ。当 Vin为 0 时该缺陷的一个“粗略模型”如图 (d) 所示。Ru是驱动 V1的上拉网络电阻Rde模拟缺陷电阻。故障电流 IDDQ随 Rde的减小而增加。此外V1处的电压 VV1随 Rde的减小而降低。如果 V1过低则 V1的逻辑值将无法被识别为 1该故障便表现出固定为 0stuck-at 0的行为。如果 V1扇出到其他门则该故障被检测为固定型故障的概率会增加。与此同时存在一个 Rde的取值范围在此范围内 IDDQ会升高到可被检测的水平。因此原则上 IDDQ测试和逻辑测试都能检测到此类缺陷。三、传统逻辑测试与IDDQ对栅氧短路的检验区别依托4.1章节的对比分析传统电压型测试体系对栅氧短路存在天然检测盲区本质原因是两类测试的检测维度完全不同。传统逻辑测试以输出逻辑电平是否正确为判定标准仅捕捉能够改变电路逻辑状态的故障。而栅氧短路的核心影响是引入非正常稳态漏电而非破坏逻辑拓扑与电平输出。对栅氧缺陷进行建模缺陷晶体管由一对微小的寄生晶体管、一个整流势垒 B 以及缺陷的有效电阻 Rs共同表示。这两个寄生晶体管的特性取决于缺陷的位置因为位置决定了微小晶体管的沟道长度。如图 (b) 所示k是缺陷距漏极的距离与总沟道长度之比。对上述模型进行仿真模拟了图 (c) 所示的三级反相器链的行为。下图展示了 IDDQ如何随参数 k和 Rs变化。请注意IDDQ随 k增大而增加随 Rs增大而减小。图中的阴影区域表示逻辑测试能够检测到缺陷的 k和 Rs取值范围。如果我们假设 IDDQ阈值为 100 µA那么阴影区域对应的缺陷以及图表其余部分对应的缺陷都能被 IDDQ测试检测到。下图显示了在两种不同 Rs值下三个反相器输出的电压波形。对于较小的 Rs50 Ω第三个反相器的输出 V3表现为固定为 0因此可以通过逻辑测试检测到。当 Rs50kΩ时波形发生退化degraded但逻辑测试无法检测到该缺陷。这清楚地表明与逻辑测试相比IDDQ测试能检测出种类多得多的栅氧缺陷。栅氧短路是导致CMOS芯片量产良率波动、现场失效、可靠性衰减的关键隐性缺陷。传统测试体系无法筛查该类缺陷使得大量带缺陷芯片流入终端应用大幅提升产品返修成本与品牌风险。引入IDDQ测试筛查栅氧短路缺陷可从源头剔除存在介质损伤、漏电异常的不合格芯片大幅降低芯片早期失效率提升产品长期稳定性。
IDDQ测试与栅氧短路
本文聚焦CMOS工艺中最关键、最易被传统测试漏检的物理缺陷——栅氧短路Gate-Oxide Shorts。在深亚微米CMOS器件中栅氧化层作为隔离栅极与沟道的核心绝缘介质是决定器件可靠性的关键结构。栅氧短路是器件级致命缺陷具备功能隐蔽性、漏电显著性、时效劣化性三大特征传统电压型逻辑测试几乎无法识别却是IDDQ静态电流测试最典型、最敏感的检测对象。一、栅氧短路缺陷的产生机理与工艺成因MOS 器件的通用结构如图 (a) 所示。在无故障器件中栅极与器件的另外两个端子之间没有导电通路。栅极多晶硅层下方的栅氧化层将其与其他端子隔离开来。如图 (b) 所示当氧化层击穿时就会导致栅氧短路。栅氧短路通常由制造过程中或制造后产生。与制造相关的栅氧短路主要是由于硅表面的缺陷以及氧化物中存在杂质。制造后出现的栅氧缺陷通常是由于电过应力Electrical Overstress造成的。无论何种原因这些缺陷在长时间承受电应力时都会“扩大”。从工艺成因来看栅氧短路主要来源于三类制造偏差与工艺损伤第一晶圆工艺中的氧化层针孔、介质杂质、晶格缺陷属于原生工艺瑕疵会形成局部薄弱绝缘区域第二光刻、刻蚀过程中的边缘损伤造成栅氧层局部变薄、结构破损第三工艺制程中的热应力、载流子冲击引发栅氧渐进式击穿。这类缺陷不同于金属桥接、线路开路等宏观缺陷属于器件介质级微观缺陷缺陷尺寸极小、隐蔽性极强。栅氧短路并非全为瞬时致命缺陷多数初期表现为局部弱击穿、高阻漏电通道不会直接造成器件失效这也是该缺陷长期被传统测试忽略的核心原因。二、栅氧短路的核心电学特性与失效特征4.1章节明确指出栅氧短路缺陷具备区别于其他物理缺陷的独特电学特征这也是IDDQ测试能够精准识别该缺陷的核心依据主要体现在两个方面。其一稳态漏电显著异常。理想CMOS晶体管稳态下栅极绝缘、无导通电流电路仅存在纳安级本征漏电流。发生栅氧短路后破损的氧化层会形成持续的漏电通路无论晶体管导通或截止状态都会产生远超正常水平的稳态电流直接导致电路IDDQ数值大幅抬升。缺陷严重程度与漏电大小正相关重度栅氧击穿会形成低阻通路产生毫安级漏电轻度弱击穿也会产生可被检测的微安级异常电流。其二功能隐蔽性与渐进式失效。绝大多数轻度、中度栅氧短路缺陷不会改变电路逻辑功能。晶体管仍可正常开关、电路输出电平正确芯片能够完全通过传统 stuck-at 固定故障测试、功能测试、扫描测试。但该缺陷属于典型的“潜伏型缺陷”在芯片长期工作的电压、温度应力作用下栅氧破损区域会持续扩大漏电不断加剧最终导致器件彻底击穿、电路功能失效是芯片早期失效率婴儿死亡率偏高的核心诱因。为了定性理解存在栅氧缺陷时 CMOS 电路的行为我们参考图 (c)。假设栅氧缺陷位于第二个反相器的 nMOS 晶体管中且 V1被驱动为 1。这会形成一条从 VDD经过第一个反相器的上拉网络pullup和缺陷到达地Ground的导电通路。这条从 VDD到地的通路导致了异常升高的 IDDQ。当 Vin为 0 时该缺陷的一个“粗略模型”如图 (d) 所示。Ru是驱动 V1的上拉网络电阻Rde模拟缺陷电阻。故障电流 IDDQ随 Rde的减小而增加。此外V1处的电压 VV1随 Rde的减小而降低。如果 V1过低则 V1的逻辑值将无法被识别为 1该故障便表现出固定为 0stuck-at 0的行为。如果 V1扇出到其他门则该故障被检测为固定型故障的概率会增加。与此同时存在一个 Rde的取值范围在此范围内 IDDQ会升高到可被检测的水平。因此原则上 IDDQ测试和逻辑测试都能检测到此类缺陷。三、传统逻辑测试与IDDQ对栅氧短路的检验区别依托4.1章节的对比分析传统电压型测试体系对栅氧短路存在天然检测盲区本质原因是两类测试的检测维度完全不同。传统逻辑测试以输出逻辑电平是否正确为判定标准仅捕捉能够改变电路逻辑状态的故障。而栅氧短路的核心影响是引入非正常稳态漏电而非破坏逻辑拓扑与电平输出。对栅氧缺陷进行建模缺陷晶体管由一对微小的寄生晶体管、一个整流势垒 B 以及缺陷的有效电阻 Rs共同表示。这两个寄生晶体管的特性取决于缺陷的位置因为位置决定了微小晶体管的沟道长度。如图 (b) 所示k是缺陷距漏极的距离与总沟道长度之比。对上述模型进行仿真模拟了图 (c) 所示的三级反相器链的行为。下图展示了 IDDQ如何随参数 k和 Rs变化。请注意IDDQ随 k增大而增加随 Rs增大而减小。图中的阴影区域表示逻辑测试能够检测到缺陷的 k和 Rs取值范围。如果我们假设 IDDQ阈值为 100 µA那么阴影区域对应的缺陷以及图表其余部分对应的缺陷都能被 IDDQ测试检测到。下图显示了在两种不同 Rs值下三个反相器输出的电压波形。对于较小的 Rs50 Ω第三个反相器的输出 V3表现为固定为 0因此可以通过逻辑测试检测到。当 Rs50kΩ时波形发生退化degraded但逻辑测试无法检测到该缺陷。这清楚地表明与逻辑测试相比IDDQ测试能检测出种类多得多的栅氧缺陷。栅氧短路是导致CMOS芯片量产良率波动、现场失效、可靠性衰减的关键隐性缺陷。传统测试体系无法筛查该类缺陷使得大量带缺陷芯片流入终端应用大幅提升产品返修成本与品牌风险。引入IDDQ测试筛查栅氧短路缺陷可从源头剔除存在介质损伤、漏电异常的不合格芯片大幅降低芯片早期失效率提升产品长期稳定性。
