阻抗和阻抗匹配阻抗阻抗容抗和感抗关系总阻抗Z电抗阻抗三角形阻抗匹配特性阻抗介绍输入阻抗和输出阻抗输入阻抗输出阻抗单端阻抗和差分阻抗特性阻抗计算反射系数低频的阻抗匹配高频的阻抗匹配如何实现阻抗匹配串联端接源端串联电阻并联端接接收端并联电阻为什么并联端接在接收器后面甩出尾巴端接AC并联端接戴维南端接如何选择端接信号拓扑T拓扑星型拓扑链式结构总结常用差分信号阻抗控制PCB设计注意PCB层叠结构高速链路电容焊盘的优化隔层参考PCB中的Neck ModeNeck Mode的主要应用场景Neck Mode 的设计注意事项如何在EDA工具中实现Neck Mode为什么单端阻抗为50Ω信号上的串联电阻是如何改善信号质量的阻抗阻抗是电路中对交流信号的阻碍程度的综合性描述包括电阻和电抗两种元素。它是对交流电路中电阻、电感和电容等因素综合影响的总称阻抗是一个复数通常用符号Z表示。电抗分为容抗和感抗两种即电容器和电感器对交流电的阻抗。当电感器接受电流时产生的是感抗而电容器接受电流时则会形成容抗。容抗是电容器对交流电的阻抗通常以负值表示用Xc表示。容抗随频率增加而减小与电容器的电容大小和频率成反比例关系。感抗是电感器对交流电的阻抗通常以正值表示用XL表示。感抗随频率增加而增加与电感器的电感大小和频率成正比例关系。阻抗容抗和感抗关系总阻抗Z在交流电路中总阻抗是电路中所有电阻、电感和电容的综合效果Z R j(XL - Xc)其中R为电阻XL为感抗XLwL。Xc为容抗Xc1/wC。j是虚数单位定义为j-1开根号数学中通常用i但为避免与电流符号混淆工程领域改用j也可以写为且ω2πf也可写为Z R jX其中X为电抗。当X0时称为感性电抗X0时阻抗为纯电阻X0时称为容性电抗对于电阻为0的理想纯感抗或容抗元件阻抗强度就是电抗的大小。现实中大部分负载都是电感性例如变压器和电动机定义感抗为正容抗为负可以避免负数出现便于计算。电抗电抗是指电路中由电感和电容带来的阻抗变化可以用以下公式计算XL 2πfLXc 1 / (2πfC)例如有一个电感为150mH的线圈它跨接在一个100V、50Hz的交流电源上线圈的感抗XL2πfL2π x 50 x 0.1547.12Ω线圈的电流为IV/XL100/47.22.12A。已知电路频率为50Hz电容器为100uF电容阻抗Xc 1 / (2πfC)1 / (2πx50x0.0001)31.83Ω阻抗三角形在复平面上阻抗、电抗、容抗和感抗之间存在特定的几何关系可形成阻抗三角形。阻抗匹配特性阻抗介绍特性阻抗(又称特征阻抗)是应用于传输线中的概念。在高速应用场景信号传输线已经不能看作理想导线不能忽略传输线上的一些寄生参数如寄生电阻、寄生电容、寄生电感。信号在传输过程中如果传输路径上的特性阻抗发生变化信号就会在阻抗不连续的结点发生反射。类似于向墙上扔皮球要把皮球传过去但是墙是硬的会弹回来如果是扔到窗帘上就不会弹回来阻抗的意义就是让发射接收传输过程中能量都是一致的衰减程度不会有能力反射向皮球一样连续不断地向墙上扔皮球如果有皮球弹回来就会和正在扔过去的皮球撞上这就类似于一个方波信号在取反的时候有毛刺震荡。对于一个具体电路阻抗不是不变的而是随着频率变化而变化。输入阻抗和输出阻抗电路常分为输入阻抗和输出阻抗输入阻抗指我们电源信号源外部负载的阻抗输出阻抗指的是我们的信号源电源内部的阻抗。输入阻抗输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U测量输入端的电流I则输入阻抗R就是U/I。可以把输入端想象成一个电阻的两端这个电阻的阻值就是输入阻抗。当电源信号为电压源的时候我们希望输入阻抗越大越好这个时候电压源的负载更小输入阻抗®直接分压我们电压源就不需要输出太大的功率也可用公式推算R越大的时候输出功率越小。当电源信号为电流源的时候我们希望输入阻抗越小越好这个时候电流源的驱动负载更小。输出阻抗输出阻抗就是信号源的内阻。比如说电压源串联的等效内阻电流源并联的等效内阻 上面的示意图已经有所展示。单端阻抗和差分阻抗单端就是一根线高电平1电平0。差分线2根线的电压差正代表1负代表0可知差分线可以降低一半的电压达到同样的0-1幅度但多了一根线。好处是有外界影响时同时影响2根线抗干扰能力强。特性阻抗计算特征阻抗计算公式推导特性阻抗计算公式推导过程单位长度的传输线可以等效为以下模型R、L、G、C分别代表电阻、电感、电导和电容。电导是指导体的导电能力是电阻的倒数 即对于某一种导体允许电流通过它的容易性的量度。 符号是G。 电导单位是西门子简称西符号S。 导体的电阻越小电导就越大 。该模型的阻抗表达式为当为无损传输线即上式中的R和G为0于无损传输线特性阻抗表达式可以表示为反射系数反射系数(反射电压与输入电压的比值)是衡量信号反射量的重要指标如下图所示设区域1阻抗为Z1区域2阻抗为Z2信号经过两个阻抗不同的区域在交界处A处电压和电流不能产生突变若电压不连续将产生无穷大的电场若电流不连续将产生无穷大的磁场。信号由区域1往区域2传输的过程中入射(incident)信号、反射信号(reflect)、传输信号(transfer)分别如下图表示分界面两侧的电压相等有 Vinc Vref Vtra 分界面两侧的电流相等有Iinc - Iref Itra 开路传输线(Z2 → ∞ F 1意味着反射电压波与入射电压波同相位短路传输线(Z2 0 ) F −1意味着反射电压波与入射电压波反相位阻抗匹配时Z2Z1F0没有反射。下面举个栗子设传输线阻抗Rz30Ω源端串接的匹配电阻Rs10Ω则传输线左端A点反射系数为 (10 - 30)/(10 30) -0.5右端B点反射系数为 (∞ - 30)/(∞ 30) 1。在理想情况无损传输下信号会在传输线A、B两端无休止的反射振荡反射电压的幅值越来越趋近于0在实际中信号在传输过程中有衰减最终趋于稳态。末端电压最后趋于源端电压这是因为末端开路最终一定会在开路位置看到源端电压。低频的阻抗匹配在低频电路中我们一般不考虑传输线的匹配问题只考虑信号源和负载的情况低频信号的波长很长传输线可以看成短线反射可以不考虑可以这么理解因为线短即使反射回来跟原信号还是一样的。对于纯电阻的电路一个给定的信号源其内阻r是固定的而负载电阻R则是由我们来选择的。当内阻r与负载电阻R相等时负载可获得最大输出功率 如果我们需要输出电流大则选择小的负载R如果我们需要输出电压大则选择大的负载R如果我们需要输出功率最大则选择跟信号源内阻r匹配的电阻R。对于非纯电阻电路的阻抗匹配当电路中含有容性或感性阻抗时需要信号源与负载阻抗的的实部相等虚部互为相反数。高频的阻抗匹配在高频电路中我们还必须考虑信号反射的问题。当信号的频率很高时则信号的波长就很短当波长短得跟传输线长度可以比拟时反射信号叠加在原信号上将会改变原信号的形状 。所以当信号的频率很高时为避免信号反射传输线与负载必须进行阻抗匹配即负载阻抗必须和传输线阻抗相等高低频的阻抗匹配电路概念及要点 高速电路的振铃产生原因及解决办法-电子发烧友网那我们所说的高速设计的边界条件是什么呢小陈认为是分布参数传输线理论中的‘长线’是上升时间小于六分之一传输线延时”——引自《高速先生》如果不匹配源/终端多次反射是信号传输中产生“过冲、振铃”等现象的部分根源可能会产生错误的逻辑跳变或者损坏芯片会在传输线上形成驻波降低传输线有效功率容量降低严重时会损坏设备高速信号会产生振荡辐射干扰等问题。总的来说低频电路的阻抗匹配只需要考虑信号源和负载的阻抗匹配高频电路还需要考负载和传输线缆的阻抗匹配。高速PCB布线时为了防止信号的反射通常要求是线路的阻抗为单端50欧姆差分100欧。也就是P0 Z0 Z150欧。如何实现阻抗匹配什么时候要考虑阻抗匹配实际上当电缆的长度对于信号的波长来说可以忽略不计时就勿需阻抗匹配的。考虑信号频率为1MHz其波长在空气中为300m在同轴电缆中约为200m。在通常使用的长度为1m左右的同轴电缆中是在完全可忽略的范围之内。但千兆以太网1000M仅用于举例在电路板上波长0.2m。和电路板走线走线已经是一个数量级了需要考虑了。为什么要进行阻抗匹配串联端接源端串联电阻若源端原始输出阻抗为 Zout串联电阻R后总阻抗为ZsZoutR匹配电阻选择原则匹配电阻值与源端的输出阻抗之和等于传输线的特征阻抗。在信号源端阻抗低于传输线特征阻抗的条件下在信号的源端和传输线之间串接一个电阻R并且这个串联的电阻也要尽量靠近发送端的位置使源端的输出阻抗与传输线的特征阻抗相匹配保证阻抗的连续性抑制从负载端反射回来的信号发生再次反射。之所以靠近发送端是因为桩线会引起反射过长桩线起不到端接作用桩线的长度要求与信号上升时间有关推荐t≤Tr/6。但是缺点也比较明显由于线路中串联了电阻会影响信号的上升时间。并且另外由于电阻的分压使得发送端输出减小。并联端接接收端并联电阻分为末端下拉端接和末端上拉端接在信号源端阻抗很小的情况下通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配达到消除负载端反射的目的。从波形上分析过冲基本被消除。上拉并联端接的波形低电平有很明显的上移下拉并联端接的波形高电平有很明显的下移。不管是上拉并联端接还是下拉并联端接信号波形的峰峰值都比使用源端端接时要小一些。并联终端匹配优点是简单易行显而易见的缺点是会带来直流功耗常见应用以高速信号应用较多。接收器后面甩出尾巴端接并联端接对桩线不敏感接收器之前端接桩线长度敏感必须采用时推荐t≤Tr/6。为什么并联端接在接收器后面甩出尾巴端接并联端接目的是在传输线的末端接收端放置一个电阻Rt到地或到电源使得Rt的值等于传输线的特性阻抗Z0。作用是当信号传播到线路末端时这个电阻为信号提供了一个“出口”使其看到的阻抗正好等于线路的特性阻抗。这样信号能量会被电阻完全吸收而不会反射回源端。在理想的点对点拓扑中端接电阻Rt应该尽可能靠近接收器的输入引脚放置。在实际布局中如果严格按照“尽可能靠近”的原则可能会出现两种连接方式方式A电阻在接收器之前产生Stub方式B电阻在接收器之后接收器在Stub上这两种方式都产生了Stub。这个Stub是一段很短的非端接传输线分支。Stub的危害信号主要路径是特性阻抗为Z0的传输线。当信号到达分支点时一部分能量会继续流向接收器另一部分会流入Stub。信号在Stub的末端开路端会发生全反射。这个反射回来的信号会与主信号叠加造成信号完整性问题如振铃过冲/下冲边沿退化Stub越长其谐振频率越低对信号边沿的破坏就越严重。虽然两种方式都有Stub但方式B将接收器放在Stub上通常是更可取的。原因如下保证主传输线的完整性在方式B中从驱动端到端接电阻Rt的路径是一条完整的、端接良好的传输线。信号沿着Z0传输最终在Rt处被完美吸收不会发生反射。这意味着主信号路径是干净的。接收器作为“高阻抗负载”接收器的输入引脚通常呈现很高的阻抗容性。对于从驱动端传来的信号来说流向接收器分支的Stub近似于一个开路端。关键点只要这个Stub从主线路到接收器引脚的距离非常短其造成的信号失真就在可接受的范围内。经验法则Stub的长度应小于信号上升时间对应有效长度的 1/10。对于高速信号如上升时间1ns这个长度要求可能只有几毫米。方式A的致命缺陷在方式A中端接电阻Rt之后到接收器的这段线成为了Stub。信号在到达接收器之前必须先经过这个Stub。这意味着主信号本身在到达接收器时就已经被Stub的反射所污染了信号质量从一开始就变差了。总结与最佳实践核心原则端接电阻的目的是终止传输线。因此它必须位于传输线真正的末端。“尾巴”的实质接收器是“挂”在完美端接的主传输线上的一个高阻抗分支。设计关键尽可能使这个分支Stub最短。在高速设计如DDR内存布线中要求Stub长度趋于零通常采用Fly-by拓扑将端接电阻放在所有内存颗粒的最后面从而彻底消除Stub。AC并联端接并联端接为消除直流功耗可以采用如下所示的AC并联端接AC终端匹配,要达到匹配要求端接的电阻应该和传输线的特征阻抗Z0相等。优缺点描述如下1优点适用于多个负载无直流功耗增加2缺点需要两个器件增加了终端的容性负载增加了RC电路造成的延时对周期性的信号有效如时钟不适合于非周期信号如数据戴维南端接戴维南终端匹配技术也叫做双终端匹配技术也就是双电阻形式的并联匹配它采用两个电阻Rth和Rtl来实现终端匹配要求的电流驱动能力比单电阻形式小这是由于Rth和Rtl的并联值与传输线的特性阻抗相匹配每个电阻都比传输线的特性阻抗大。根据戴维南终端匹配设计规则Rth通过从VCC向负载注入电流来帮助驱动器更容易到达逻辑高状态Rtl帮助通过向地吸收电流来将驱动器下拉到逻辑低状态。当Rth和Rtl的并联同信号线的特征阻抗ZO匹配时可以加强驱动器的扇出能力并且减小由于信号占空比的变化导致的功耗的改变。优缺点描述1优点终端匹配电阻采用上下拉的方式有效抑制信号过冲增强驱动器驱动能力适用于多个负载很适用于SSTL/HSTL电平上拉或下拉输出阻抗很好平衡的情况。2缺点直流功耗增加需要两个器件端接电阻上拉到电源或下拉到地会使得低电平升高或高电平降低电阻值较难选择电阻值取值小会使低电平升高高电平降低更加恶劣电阻值取大有可能造成不能完全匹配使反射增大可以通过仿真来确定。为什么电路端接电阻能改善信号完整性如何选择端接芯片有片上端接尽量使用片上端接。点对点单向传输通常使用串联端接。点对点双向传输两端都做串联端接或者控制线长不用端接。链式结构使用末端并联端接要求驱动器有很强的驱动能力。标准或协议有规定的按照标准来做。仿真评估反射情况以及使用哪种端接方式。信号拓扑T拓扑要求分支尽量等长波形质量对等长敏感常见端接方式串联端接和并联端接衍生等臂分支拓扑DDR2/Nand星型拓扑每个分支串联端接分支等长、信号质量好但分支数量受限分支不等长信号质量差台阶限制了分支数链式结构菊花链结构可能的情况下尽量改为Fly-by。DDR3一驱四菊花链拓扑第一片颗粒仿真波形链式结构端接一般端接方式包括末端并联端接、源端并联接地电容分支长度影响信号质量多个负载之间互相干扰远离链尾的接收器信号质量差端接并不能解决所有波形的问题信号传输过程中遇到分叉反射不同时刻反射信号反复叠加。总结信号传输过程中只要遇到阻抗不连续就会发生反射反射量与阻抗变化量有关阻抗变化量越大反射越大。信号振铃是信号在发送端和接收端之间反复反射形成的。反射的是信号的波形而不是电压值。电阻性的阻抗不连续反射波形是入射波形的一个幅度缩小的版本正反射时翻转方向相同负反射时翻转方向相反。容性阻抗不连续点阻抗是时变的表现为负反射。感性阻抗不连续点阻抗是时变的表现为正反射。周期性容性负载使信号感受到的阻抗变低阻抗变化量与电容性和间距有关。振铃能否达到最大和走线长度有关当走线延时大于1/2信号上升时间时振铃达到最大。端接是为了“抑制”反射而不是“消除”反射。串联端接方式中信号在传输线上半幅度传输。末端上拉并联端接抬高信号的低电平。末端下拉并联端接压低信号的高电平。戴维南端接抬高低电平压低高电平。AC端接要求直流平衡信号不适合突发信号。驱动器输出阻抗在交、直流情况下不同高低电平输出时通常也不同串联端接电阻与芯片的距离多大可容忍由上升时间决定。末端并联端接最好使用“尾巴”式端接如果必须放在引脚之前要尽量靠近管脚。等臂分支结构中信号对分支长度差敏感。链式结构中分支长度影响信号质量。Fly-by结构通常比菊花链结构信号质量好。经验法则如果阻抗变化量小于10%反射量小于5%。走线延时大于Tr/2振铃达到最大。如果输出阻抗在10-30欧姆走线延时为Tr/6约有5%过冲。端接桩线长度小于1/6上升时间时反射可容忍。提高设计成功率的良好习惯仿真评估反射噪声情况。使用端接抑制反射。链式结构中不要使用串联端接仿真寻找解决办法。链式结构中尽可能减小桩线长度。背板连接多个板卡的菊花链结构板卡上分支中预留电阻位置。串联端接电阻尽量靠近驱动器引脚末端并联端接尽量使用“尾巴”式端接。T型分支结构中控制分支等长。仿真评估链式结构的可行性重要信号放在链尾。常用差分信号阻抗控制接口阻抗MIPI D-PHY差分100ΩLVDS差分100ΩSLVS-EC差分100ΩCoaXPressserdes差分100Ω过CXP芯片单端75ΩUSB 2.0/3.x/4USB2.0差分90Ω±15%USB3.x及更高版本差分90Ω±5%或±7%PCIE差分85ΩPCB设计注意PCB层叠结构打开AD的层叠结构可以看到阻抗计算。单端阻抗和三个因素相关一个是铜皮厚度一般是35um电路板材介电常数常用的板子是FR44.5左右层厚一般10mil-20mil0.127mm的整数倍。用一个polar Si9000的软件来算50欧单端要多宽的线。输入参数差分同理先选中差分。再输入参数由此可见差分需要控制线宽和中心距。实际用的时候问清楚厂家的层厚介电常数就可以设计了。交付文件时大多会填写工艺说明里面就有层叠结构说明层厚材料就可以了。高速链路电容焊盘的优化隔层参考PCB中的Neck Mode在PCB印制电路板设计中Neck Mode颈部模式或颈缩模式通常指的是在布线过程中将某一段走线的宽度临时变窄的一种设计技巧。这种设计主要用于解决空间紧张或信号完整性要求较高的场景。Neck Mode的主要应用场景BGA/细间距器件扇出在BGA球栅阵列封装下方引脚间距很小正常宽度的走线无法通过。此时使用Neck Mode较窄的线宽先“穿出”密集区域再恢复到正常线宽。示例BGA引脚间只能通过3mil线宽但正常信号线需要5mil。则在BGA下方使用3mil的Neck Mode走线引出后恢复到5mil。高速信号换层/过孔区域过孔焊盘通常比走线宽为了减少阻抗突变在过孔附近使用Neck Mode过渡保持阻抗连续性需结合叠层结构计算。节省布线空间在布线密集区域如连接器、芯片之间临时缩窄线宽以绕过障碍避免DRC设计规则检查错误。差分信号对颈缩差分对在狭窄区域可能需要暂时缩小线宽和间距但需保持阻抗控制例如USB、HDMI的差分线。Neck Mode 的设计注意事项阻抗控制颈缩段线宽变化会引起阻抗变化需通过仿真确保阻抗突变在允许范围内尤其是高速信号。解决方法使用阻抗计算工具调整颈缩段的线宽/叠层或限制颈缩长度例如小于信号波长的1/10。电流承载能力缩窄的线宽可能无法承受大电流需检查电源/地线的载流能力参考IPC-2152标准。DFM可制造性要求颈缩线宽不能低于PCB厂家的最小工艺能力例如常规工艺极限为3mil/3mil。避免在高速信号关键路径如时钟线上频繁使用颈缩。信号完整性过长或过短的颈缩段可能引起反射需通过TDR仿真验证。如何在EDA工具中实现Neck ModeAltium Designer在布线时按Tab键临时修改线宽或通过“差分布线规则”设置颈缩规则。Cadence Allegro使用Neck Mode命令或Route - Neck Mode自动切换线宽。PADS在布线属性中动态调整线宽。为什么单端阻抗为50Ω为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆这是一个看似简单但又不好回答的问题。查找很多资料其中最有知名度的是Howard Johnson, PhD关于此问题的答复相信很多人都有看过。为什么说不好回答呢信号完整性问题本身就是一个权衡取舍的问题所以在业内最著名的一句话也就是“It depends……”这就是没有标准答案仁者见仁智者见智的一个问题。今天也就这个问题综合各种答复来简单总结下在此也是抛砖引玉希望更多 的人可以从各自的角度出发总结出更多相关的因素。我们知道射频的传输需要天线和同轴电缆射频信号的传输我们总是希望尽可能传输更远的距离为了传输更远的距离我们往往希望用很大的功率去发射信号便于覆盖更大的通信范围。但实际上同轴电缆本身是有损耗的和我们平常使用得导线一样如果传输功率过大导线会发热甚至熔断。这样我们就有一种期望试图寻找一种能够传输大功率同时损耗又非常小的同轴电缆。大概在1929年贝尔实验室做了很多实验最终发现符合这种大功率传输损耗小的同轴电缆其特征阻抗分别是30Ω和77Ω。其中30Ω的同轴电缆可以传输的功率是最大的77Ω的同轴电缆传输信号的损耗是最小的。30Ω和77Ω的算术平均值为53.5Ω30Ω和77Ω的几何平均值是48Ω。我们经常所说的50Ω系统阻抗其实是53.5Ω和48Ω的一个工程上的折中考虑考虑最大功率传输和最小损耗尽可能同时满足。而且通过实践发现50Ω的系统阻抗对于半波长偶极子天线和四分之一波长单极子天线的端口阻抗也是匹配的引起的反射损耗是最小的。50欧姆是有一定历史渊源的这得从标准线缆说起。我们都知道近代电子技术很大一部分是来源于军队慢慢的军用转为民用在微波应用的初期二次世界大战期间阻抗的选择完全依赖于使用的需要。随着技术的进步需要给出阻抗标准以便在经济性和方便性上取得平衡。在美国最多使用的导管是由现有的标尺竿和水管连接成的51.5欧姆十分常见但看到和用到的适配器/转换器又是50欧姆到51.5欧姆为联合陆军和海军解决这些问题一个名为JAN的组织成立了就是后来的DESC由MIL特别发展的综合考虑后最终选择了50欧姆并且特别的导管被制造出来并由此转化为各种线缆的标准。此时欧洲标准是60欧姆不久以后在像Hewlett-Packard这样在业界占统治地位的公司的影响下欧洲人也被迫改变了所以50欧姆最终成为业界的一个标准沿袭下来也就变成约定俗成了而和各种线缆连接的PCB为了阻抗的匹配最终也是按照50欧姆阻抗标准来要求了。其次从加工可实现的角度出发50欧姆实现起来比较方便。从前面阻抗计算公式可知过低的阻抗需要较宽的线宽以及薄介质或较大的介电常数这对于目前高密板来说空间上比较难满足过高的阻抗又需要较细的线宽及较厚的介质或较小的介电常数不利于EMI及串扰的抑制同时对于多层板及从量产的角度来讲加工的可靠性会比较差而50欧姆在常用材料的环境下普通的线宽和介质厚度 4~6mil即符合设计要求又方便加工慢慢的成为默认选择也就不足为奇了。第三从损耗的角度出发根据基本的物理学可以证明50欧姆阻抗趋肤效应损耗最小摘自Howard Johnson, PhD的回复。通常电缆的趋肤效应损耗L以分贝做单位和总的趋肤效应电阻R单位长度除以特性阻抗Z0成正比。总的趋肤效应电阻R是屏蔽层和中间导体电阻之和。屏蔽层的趋肤效应电阻在高频时和它的直径d2成反比。同轴电缆内部导体的趋肤效应电阻在高频时和他的直径d1成反比。总共的串联电阻R因此和(1/d21/d1)成正比。综合这些因素给定d2和相应的隔离材料的介电常数Er可以用以下公式来使得趋肤效应损耗最小。以d2/d1为参数为L做图显示d2/d13.5911时取得最小值。假定固态聚乙烯的介电常数为2.25d2 /d13.5911 得出特性阻抗为51.1欧姆。很久之前无线电工程师为了方便使用把这个值近似为50欧姆作为同轴电缆最优值。这证明了在50欧姆附近L是最小的。最后从电气性能的角度看50欧姆的优势也是综合考虑之后的折中。单纯从PCB走线的性能来说阻抗低比较好对一个给定线宽的传输线和平面距离越近 相应的EMI会减小串扰也会因此减小同时也不易受容性负载影响。但从全路径的角度看还需要考虑最关键的一个因素那就是芯片的驱动能力早期大多数 芯片驱动不了阻抗小于50欧姆的传输线而更高阻抗的传输线由于实现起来不便所以折中采用了50欧姆阻抗。综上所述50欧姆作为业界的默认值有其先天的优势同时也是综合考虑后的折中方案但并不是说就一定要用50欧姆阻抗了很多时候还是取决于与之匹配的接口如75欧姆仍然是远程通讯的标准一些线缆和天线都是使用的75欧姆此时就需要与之匹配的PCB线路阻抗。另外还有一些特殊的芯片通过改善芯片驱动能力来降低传输线的阻抗以此得到更好的抑制EMI和串扰的效果如Intel的多数芯片要求阻抗控制在37欧姆、42欧姆甚至更低在此不再赘述。参考50Ω阻抗特性来源信号上的串联电阻是如何改善信号质量的可以看一下下面图示的案例信号是从CPU处出来再接到DDR颗粒的每一个DDR数据线都有串联一个电阻其实这个串联电阻的作用是进行阻抗匹配的防止信号发生反射。用allegro软件自带的sigxplorer软件进行仿真验证主要分析验证一下这个电阻是如何进行阻抗匹配以及电阻阻值应该如何选取首先我们需要按照下图先对链路进行搭建并且把传输线阻抗改为常规的单端50ohm然后再把tx和rx的模型改为1.8v的高速模型电阻的阻值大小我们分为6种情况进行仿真如下图所示看电阻大小对实际信号反射的改善效果,以及把模式切换成reflection进行信号反射仿真设置好前面的参数之后我们点击仿真可以看到我们如下仿真的结果rx端所接收到的波形可以看到当我们前面没有串联电阻的时候信号会发生严重的过冲现象当我们不断把电阻加大的时候我们会发现信号的过冲在不断的减小但是当电阻为40欧姆和50欧姆的时候信号的上升沿发生了欠冲的现象上升沿变缓当电阻在30欧姆的时候我们会发现信号的质量是最好的从上面的仿真结果我们知道电阻的大小会对波形产生不同的影响而且电阻不是越大越好也不是越小越好我们只有选择合适的串联电阻才能达到改善信号反射的效果。一般我们所选取的电阻大小为22-30欧之间当然实际要确定这个阻值的具体大小最好是通过仿真验证决定或者在后期调试阶段可以更换电阻的阻值从而达到阻抗匹配的目的。这其中的原理是因为在tx端有一个内阻内阻不是一个固定值他是会变化的一般是小于50欧姆的而传输线阻抗为50欧姆两者阻抗不一致则会导致信号发生反射我们在信号前面加一个电阻的作用则是为了改善信号的反射使得信号内阻加上串接电阻的阻值等于或者接近传输线的阻抗从而消除信号的反射。以DDR为例现在的DDR基本上都不会有串接电阻了当然并不是说不需要这个电阻是因为现在的DDR有了ODT技术相当于把电阻集成到芯片内部了而且电阻可调所以我们外部的数据线是不需要添加串联的端接电阻了但是需要注意的是ODT技术是针对数据线来说的不包含地址线控制线时钟线所以地址线控制线时钟线如果不做处理的化也会有信号发生反射除了串联端接外我们还有并联端接可以降低信号的反射不同的端接方式有不同的应用场景以及有不同效果这个电阻我们需要尽量靠近tx端进行放置才有效果如果放置的过远则不会起到改善信号反射的效果我们下次也可以验证一下电阻如果放置的过远信号的波形会产生什么变化参考信号上的串联电阻是如何改善信号质量的
阻抗和阻抗匹配
阻抗和阻抗匹配阻抗阻抗容抗和感抗关系总阻抗Z电抗阻抗三角形阻抗匹配特性阻抗介绍输入阻抗和输出阻抗输入阻抗输出阻抗单端阻抗和差分阻抗特性阻抗计算反射系数低频的阻抗匹配高频的阻抗匹配如何实现阻抗匹配串联端接源端串联电阻并联端接接收端并联电阻为什么并联端接在接收器后面甩出尾巴端接AC并联端接戴维南端接如何选择端接信号拓扑T拓扑星型拓扑链式结构总结常用差分信号阻抗控制PCB设计注意PCB层叠结构高速链路电容焊盘的优化隔层参考PCB中的Neck ModeNeck Mode的主要应用场景Neck Mode 的设计注意事项如何在EDA工具中实现Neck Mode为什么单端阻抗为50Ω信号上的串联电阻是如何改善信号质量的阻抗阻抗是电路中对交流信号的阻碍程度的综合性描述包括电阻和电抗两种元素。它是对交流电路中电阻、电感和电容等因素综合影响的总称阻抗是一个复数通常用符号Z表示。电抗分为容抗和感抗两种即电容器和电感器对交流电的阻抗。当电感器接受电流时产生的是感抗而电容器接受电流时则会形成容抗。容抗是电容器对交流电的阻抗通常以负值表示用Xc表示。容抗随频率增加而减小与电容器的电容大小和频率成反比例关系。感抗是电感器对交流电的阻抗通常以正值表示用XL表示。感抗随频率增加而增加与电感器的电感大小和频率成正比例关系。阻抗容抗和感抗关系总阻抗Z在交流电路中总阻抗是电路中所有电阻、电感和电容的综合效果Z R j(XL - Xc)其中R为电阻XL为感抗XLwL。Xc为容抗Xc1/wC。j是虚数单位定义为j-1开根号数学中通常用i但为避免与电流符号混淆工程领域改用j也可以写为且ω2πf也可写为Z R jX其中X为电抗。当X0时称为感性电抗X0时阻抗为纯电阻X0时称为容性电抗对于电阻为0的理想纯感抗或容抗元件阻抗强度就是电抗的大小。现实中大部分负载都是电感性例如变压器和电动机定义感抗为正容抗为负可以避免负数出现便于计算。电抗电抗是指电路中由电感和电容带来的阻抗变化可以用以下公式计算XL 2πfLXc 1 / (2πfC)例如有一个电感为150mH的线圈它跨接在一个100V、50Hz的交流电源上线圈的感抗XL2πfL2π x 50 x 0.1547.12Ω线圈的电流为IV/XL100/47.22.12A。已知电路频率为50Hz电容器为100uF电容阻抗Xc 1 / (2πfC)1 / (2πx50x0.0001)31.83Ω阻抗三角形在复平面上阻抗、电抗、容抗和感抗之间存在特定的几何关系可形成阻抗三角形。阻抗匹配特性阻抗介绍特性阻抗(又称特征阻抗)是应用于传输线中的概念。在高速应用场景信号传输线已经不能看作理想导线不能忽略传输线上的一些寄生参数如寄生电阻、寄生电容、寄生电感。信号在传输过程中如果传输路径上的特性阻抗发生变化信号就会在阻抗不连续的结点发生反射。类似于向墙上扔皮球要把皮球传过去但是墙是硬的会弹回来如果是扔到窗帘上就不会弹回来阻抗的意义就是让发射接收传输过程中能量都是一致的衰减程度不会有能力反射向皮球一样连续不断地向墙上扔皮球如果有皮球弹回来就会和正在扔过去的皮球撞上这就类似于一个方波信号在取反的时候有毛刺震荡。对于一个具体电路阻抗不是不变的而是随着频率变化而变化。输入阻抗和输出阻抗电路常分为输入阻抗和输出阻抗输入阻抗指我们电源信号源外部负载的阻抗输出阻抗指的是我们的信号源电源内部的阻抗。输入阻抗输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U测量输入端的电流I则输入阻抗R就是U/I。可以把输入端想象成一个电阻的两端这个电阻的阻值就是输入阻抗。当电源信号为电压源的时候我们希望输入阻抗越大越好这个时候电压源的负载更小输入阻抗®直接分压我们电压源就不需要输出太大的功率也可用公式推算R越大的时候输出功率越小。当电源信号为电流源的时候我们希望输入阻抗越小越好这个时候电流源的驱动负载更小。输出阻抗输出阻抗就是信号源的内阻。比如说电压源串联的等效内阻电流源并联的等效内阻 上面的示意图已经有所展示。单端阻抗和差分阻抗单端就是一根线高电平1电平0。差分线2根线的电压差正代表1负代表0可知差分线可以降低一半的电压达到同样的0-1幅度但多了一根线。好处是有外界影响时同时影响2根线抗干扰能力强。特性阻抗计算特征阻抗计算公式推导特性阻抗计算公式推导过程单位长度的传输线可以等效为以下模型R、L、G、C分别代表电阻、电感、电导和电容。电导是指导体的导电能力是电阻的倒数 即对于某一种导体允许电流通过它的容易性的量度。 符号是G。 电导单位是西门子简称西符号S。 导体的电阻越小电导就越大 。该模型的阻抗表达式为当为无损传输线即上式中的R和G为0于无损传输线特性阻抗表达式可以表示为反射系数反射系数(反射电压与输入电压的比值)是衡量信号反射量的重要指标如下图所示设区域1阻抗为Z1区域2阻抗为Z2信号经过两个阻抗不同的区域在交界处A处电压和电流不能产生突变若电压不连续将产生无穷大的电场若电流不连续将产生无穷大的磁场。信号由区域1往区域2传输的过程中入射(incident)信号、反射信号(reflect)、传输信号(transfer)分别如下图表示分界面两侧的电压相等有 Vinc Vref Vtra 分界面两侧的电流相等有Iinc - Iref Itra 开路传输线(Z2 → ∞ F 1意味着反射电压波与入射电压波同相位短路传输线(Z2 0 ) F −1意味着反射电压波与入射电压波反相位阻抗匹配时Z2Z1F0没有反射。下面举个栗子设传输线阻抗Rz30Ω源端串接的匹配电阻Rs10Ω则传输线左端A点反射系数为 (10 - 30)/(10 30) -0.5右端B点反射系数为 (∞ - 30)/(∞ 30) 1。在理想情况无损传输下信号会在传输线A、B两端无休止的反射振荡反射电压的幅值越来越趋近于0在实际中信号在传输过程中有衰减最终趋于稳态。末端电压最后趋于源端电压这是因为末端开路最终一定会在开路位置看到源端电压。低频的阻抗匹配在低频电路中我们一般不考虑传输线的匹配问题只考虑信号源和负载的情况低频信号的波长很长传输线可以看成短线反射可以不考虑可以这么理解因为线短即使反射回来跟原信号还是一样的。对于纯电阻的电路一个给定的信号源其内阻r是固定的而负载电阻R则是由我们来选择的。当内阻r与负载电阻R相等时负载可获得最大输出功率 如果我们需要输出电流大则选择小的负载R如果我们需要输出电压大则选择大的负载R如果我们需要输出功率最大则选择跟信号源内阻r匹配的电阻R。对于非纯电阻电路的阻抗匹配当电路中含有容性或感性阻抗时需要信号源与负载阻抗的的实部相等虚部互为相反数。高频的阻抗匹配在高频电路中我们还必须考虑信号反射的问题。当信号的频率很高时则信号的波长就很短当波长短得跟传输线长度可以比拟时反射信号叠加在原信号上将会改变原信号的形状 。所以当信号的频率很高时为避免信号反射传输线与负载必须进行阻抗匹配即负载阻抗必须和传输线阻抗相等高低频的阻抗匹配电路概念及要点 高速电路的振铃产生原因及解决办法-电子发烧友网那我们所说的高速设计的边界条件是什么呢小陈认为是分布参数传输线理论中的‘长线’是上升时间小于六分之一传输线延时”——引自《高速先生》如果不匹配源/终端多次反射是信号传输中产生“过冲、振铃”等现象的部分根源可能会产生错误的逻辑跳变或者损坏芯片会在传输线上形成驻波降低传输线有效功率容量降低严重时会损坏设备高速信号会产生振荡辐射干扰等问题。总的来说低频电路的阻抗匹配只需要考虑信号源和负载的阻抗匹配高频电路还需要考负载和传输线缆的阻抗匹配。高速PCB布线时为了防止信号的反射通常要求是线路的阻抗为单端50欧姆差分100欧。也就是P0 Z0 Z150欧。如何实现阻抗匹配什么时候要考虑阻抗匹配实际上当电缆的长度对于信号的波长来说可以忽略不计时就勿需阻抗匹配的。考虑信号频率为1MHz其波长在空气中为300m在同轴电缆中约为200m。在通常使用的长度为1m左右的同轴电缆中是在完全可忽略的范围之内。但千兆以太网1000M仅用于举例在电路板上波长0.2m。和电路板走线走线已经是一个数量级了需要考虑了。为什么要进行阻抗匹配串联端接源端串联电阻若源端原始输出阻抗为 Zout串联电阻R后总阻抗为ZsZoutR匹配电阻选择原则匹配电阻值与源端的输出阻抗之和等于传输线的特征阻抗。在信号源端阻抗低于传输线特征阻抗的条件下在信号的源端和传输线之间串接一个电阻R并且这个串联的电阻也要尽量靠近发送端的位置使源端的输出阻抗与传输线的特征阻抗相匹配保证阻抗的连续性抑制从负载端反射回来的信号发生再次反射。之所以靠近发送端是因为桩线会引起反射过长桩线起不到端接作用桩线的长度要求与信号上升时间有关推荐t≤Tr/6。但是缺点也比较明显由于线路中串联了电阻会影响信号的上升时间。并且另外由于电阻的分压使得发送端输出减小。并联端接接收端并联电阻分为末端下拉端接和末端上拉端接在信号源端阻抗很小的情况下通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配达到消除负载端反射的目的。从波形上分析过冲基本被消除。上拉并联端接的波形低电平有很明显的上移下拉并联端接的波形高电平有很明显的下移。不管是上拉并联端接还是下拉并联端接信号波形的峰峰值都比使用源端端接时要小一些。并联终端匹配优点是简单易行显而易见的缺点是会带来直流功耗常见应用以高速信号应用较多。接收器后面甩出尾巴端接并联端接对桩线不敏感接收器之前端接桩线长度敏感必须采用时推荐t≤Tr/6。为什么并联端接在接收器后面甩出尾巴端接并联端接目的是在传输线的末端接收端放置一个电阻Rt到地或到电源使得Rt的值等于传输线的特性阻抗Z0。作用是当信号传播到线路末端时这个电阻为信号提供了一个“出口”使其看到的阻抗正好等于线路的特性阻抗。这样信号能量会被电阻完全吸收而不会反射回源端。在理想的点对点拓扑中端接电阻Rt应该尽可能靠近接收器的输入引脚放置。在实际布局中如果严格按照“尽可能靠近”的原则可能会出现两种连接方式方式A电阻在接收器之前产生Stub方式B电阻在接收器之后接收器在Stub上这两种方式都产生了Stub。这个Stub是一段很短的非端接传输线分支。Stub的危害信号主要路径是特性阻抗为Z0的传输线。当信号到达分支点时一部分能量会继续流向接收器另一部分会流入Stub。信号在Stub的末端开路端会发生全反射。这个反射回来的信号会与主信号叠加造成信号完整性问题如振铃过冲/下冲边沿退化Stub越长其谐振频率越低对信号边沿的破坏就越严重。虽然两种方式都有Stub但方式B将接收器放在Stub上通常是更可取的。原因如下保证主传输线的完整性在方式B中从驱动端到端接电阻Rt的路径是一条完整的、端接良好的传输线。信号沿着Z0传输最终在Rt处被完美吸收不会发生反射。这意味着主信号路径是干净的。接收器作为“高阻抗负载”接收器的输入引脚通常呈现很高的阻抗容性。对于从驱动端传来的信号来说流向接收器分支的Stub近似于一个开路端。关键点只要这个Stub从主线路到接收器引脚的距离非常短其造成的信号失真就在可接受的范围内。经验法则Stub的长度应小于信号上升时间对应有效长度的 1/10。对于高速信号如上升时间1ns这个长度要求可能只有几毫米。方式A的致命缺陷在方式A中端接电阻Rt之后到接收器的这段线成为了Stub。信号在到达接收器之前必须先经过这个Stub。这意味着主信号本身在到达接收器时就已经被Stub的反射所污染了信号质量从一开始就变差了。总结与最佳实践核心原则端接电阻的目的是终止传输线。因此它必须位于传输线真正的末端。“尾巴”的实质接收器是“挂”在完美端接的主传输线上的一个高阻抗分支。设计关键尽可能使这个分支Stub最短。在高速设计如DDR内存布线中要求Stub长度趋于零通常采用Fly-by拓扑将端接电阻放在所有内存颗粒的最后面从而彻底消除Stub。AC并联端接并联端接为消除直流功耗可以采用如下所示的AC并联端接AC终端匹配,要达到匹配要求端接的电阻应该和传输线的特征阻抗Z0相等。优缺点描述如下1优点适用于多个负载无直流功耗增加2缺点需要两个器件增加了终端的容性负载增加了RC电路造成的延时对周期性的信号有效如时钟不适合于非周期信号如数据戴维南端接戴维南终端匹配技术也叫做双终端匹配技术也就是双电阻形式的并联匹配它采用两个电阻Rth和Rtl来实现终端匹配要求的电流驱动能力比单电阻形式小这是由于Rth和Rtl的并联值与传输线的特性阻抗相匹配每个电阻都比传输线的特性阻抗大。根据戴维南终端匹配设计规则Rth通过从VCC向负载注入电流来帮助驱动器更容易到达逻辑高状态Rtl帮助通过向地吸收电流来将驱动器下拉到逻辑低状态。当Rth和Rtl的并联同信号线的特征阻抗ZO匹配时可以加强驱动器的扇出能力并且减小由于信号占空比的变化导致的功耗的改变。优缺点描述1优点终端匹配电阻采用上下拉的方式有效抑制信号过冲增强驱动器驱动能力适用于多个负载很适用于SSTL/HSTL电平上拉或下拉输出阻抗很好平衡的情况。2缺点直流功耗增加需要两个器件端接电阻上拉到电源或下拉到地会使得低电平升高或高电平降低电阻值较难选择电阻值取值小会使低电平升高高电平降低更加恶劣电阻值取大有可能造成不能完全匹配使反射增大可以通过仿真来确定。为什么电路端接电阻能改善信号完整性如何选择端接芯片有片上端接尽量使用片上端接。点对点单向传输通常使用串联端接。点对点双向传输两端都做串联端接或者控制线长不用端接。链式结构使用末端并联端接要求驱动器有很强的驱动能力。标准或协议有规定的按照标准来做。仿真评估反射情况以及使用哪种端接方式。信号拓扑T拓扑要求分支尽量等长波形质量对等长敏感常见端接方式串联端接和并联端接衍生等臂分支拓扑DDR2/Nand星型拓扑每个分支串联端接分支等长、信号质量好但分支数量受限分支不等长信号质量差台阶限制了分支数链式结构菊花链结构可能的情况下尽量改为Fly-by。DDR3一驱四菊花链拓扑第一片颗粒仿真波形链式结构端接一般端接方式包括末端并联端接、源端并联接地电容分支长度影响信号质量多个负载之间互相干扰远离链尾的接收器信号质量差端接并不能解决所有波形的问题信号传输过程中遇到分叉反射不同时刻反射信号反复叠加。总结信号传输过程中只要遇到阻抗不连续就会发生反射反射量与阻抗变化量有关阻抗变化量越大反射越大。信号振铃是信号在发送端和接收端之间反复反射形成的。反射的是信号的波形而不是电压值。电阻性的阻抗不连续反射波形是入射波形的一个幅度缩小的版本正反射时翻转方向相同负反射时翻转方向相反。容性阻抗不连续点阻抗是时变的表现为负反射。感性阻抗不连续点阻抗是时变的表现为正反射。周期性容性负载使信号感受到的阻抗变低阻抗变化量与电容性和间距有关。振铃能否达到最大和走线长度有关当走线延时大于1/2信号上升时间时振铃达到最大。端接是为了“抑制”反射而不是“消除”反射。串联端接方式中信号在传输线上半幅度传输。末端上拉并联端接抬高信号的低电平。末端下拉并联端接压低信号的高电平。戴维南端接抬高低电平压低高电平。AC端接要求直流平衡信号不适合突发信号。驱动器输出阻抗在交、直流情况下不同高低电平输出时通常也不同串联端接电阻与芯片的距离多大可容忍由上升时间决定。末端并联端接最好使用“尾巴”式端接如果必须放在引脚之前要尽量靠近管脚。等臂分支结构中信号对分支长度差敏感。链式结构中分支长度影响信号质量。Fly-by结构通常比菊花链结构信号质量好。经验法则如果阻抗变化量小于10%反射量小于5%。走线延时大于Tr/2振铃达到最大。如果输出阻抗在10-30欧姆走线延时为Tr/6约有5%过冲。端接桩线长度小于1/6上升时间时反射可容忍。提高设计成功率的良好习惯仿真评估反射噪声情况。使用端接抑制反射。链式结构中不要使用串联端接仿真寻找解决办法。链式结构中尽可能减小桩线长度。背板连接多个板卡的菊花链结构板卡上分支中预留电阻位置。串联端接电阻尽量靠近驱动器引脚末端并联端接尽量使用“尾巴”式端接。T型分支结构中控制分支等长。仿真评估链式结构的可行性重要信号放在链尾。常用差分信号阻抗控制接口阻抗MIPI D-PHY差分100ΩLVDS差分100ΩSLVS-EC差分100ΩCoaXPressserdes差分100Ω过CXP芯片单端75ΩUSB 2.0/3.x/4USB2.0差分90Ω±15%USB3.x及更高版本差分90Ω±5%或±7%PCIE差分85ΩPCB设计注意PCB层叠结构打开AD的层叠结构可以看到阻抗计算。单端阻抗和三个因素相关一个是铜皮厚度一般是35um电路板材介电常数常用的板子是FR44.5左右层厚一般10mil-20mil0.127mm的整数倍。用一个polar Si9000的软件来算50欧单端要多宽的线。输入参数差分同理先选中差分。再输入参数由此可见差分需要控制线宽和中心距。实际用的时候问清楚厂家的层厚介电常数就可以设计了。交付文件时大多会填写工艺说明里面就有层叠结构说明层厚材料就可以了。高速链路电容焊盘的优化隔层参考PCB中的Neck Mode在PCB印制电路板设计中Neck Mode颈部模式或颈缩模式通常指的是在布线过程中将某一段走线的宽度临时变窄的一种设计技巧。这种设计主要用于解决空间紧张或信号完整性要求较高的场景。Neck Mode的主要应用场景BGA/细间距器件扇出在BGA球栅阵列封装下方引脚间距很小正常宽度的走线无法通过。此时使用Neck Mode较窄的线宽先“穿出”密集区域再恢复到正常线宽。示例BGA引脚间只能通过3mil线宽但正常信号线需要5mil。则在BGA下方使用3mil的Neck Mode走线引出后恢复到5mil。高速信号换层/过孔区域过孔焊盘通常比走线宽为了减少阻抗突变在过孔附近使用Neck Mode过渡保持阻抗连续性需结合叠层结构计算。节省布线空间在布线密集区域如连接器、芯片之间临时缩窄线宽以绕过障碍避免DRC设计规则检查错误。差分信号对颈缩差分对在狭窄区域可能需要暂时缩小线宽和间距但需保持阻抗控制例如USB、HDMI的差分线。Neck Mode 的设计注意事项阻抗控制颈缩段线宽变化会引起阻抗变化需通过仿真确保阻抗突变在允许范围内尤其是高速信号。解决方法使用阻抗计算工具调整颈缩段的线宽/叠层或限制颈缩长度例如小于信号波长的1/10。电流承载能力缩窄的线宽可能无法承受大电流需检查电源/地线的载流能力参考IPC-2152标准。DFM可制造性要求颈缩线宽不能低于PCB厂家的最小工艺能力例如常规工艺极限为3mil/3mil。避免在高速信号关键路径如时钟线上频繁使用颈缩。信号完整性过长或过短的颈缩段可能引起反射需通过TDR仿真验证。如何在EDA工具中实现Neck ModeAltium Designer在布线时按Tab键临时修改线宽或通过“差分布线规则”设置颈缩规则。Cadence Allegro使用Neck Mode命令或Route - Neck Mode自动切换线宽。PADS在布线属性中动态调整线宽。为什么单端阻抗为50Ω为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆这是一个看似简单但又不好回答的问题。查找很多资料其中最有知名度的是Howard Johnson, PhD关于此问题的答复相信很多人都有看过。为什么说不好回答呢信号完整性问题本身就是一个权衡取舍的问题所以在业内最著名的一句话也就是“It depends……”这就是没有标准答案仁者见仁智者见智的一个问题。今天也就这个问题综合各种答复来简单总结下在此也是抛砖引玉希望更多 的人可以从各自的角度出发总结出更多相关的因素。我们知道射频的传输需要天线和同轴电缆射频信号的传输我们总是希望尽可能传输更远的距离为了传输更远的距离我们往往希望用很大的功率去发射信号便于覆盖更大的通信范围。但实际上同轴电缆本身是有损耗的和我们平常使用得导线一样如果传输功率过大导线会发热甚至熔断。这样我们就有一种期望试图寻找一种能够传输大功率同时损耗又非常小的同轴电缆。大概在1929年贝尔实验室做了很多实验最终发现符合这种大功率传输损耗小的同轴电缆其特征阻抗分别是30Ω和77Ω。其中30Ω的同轴电缆可以传输的功率是最大的77Ω的同轴电缆传输信号的损耗是最小的。30Ω和77Ω的算术平均值为53.5Ω30Ω和77Ω的几何平均值是48Ω。我们经常所说的50Ω系统阻抗其实是53.5Ω和48Ω的一个工程上的折中考虑考虑最大功率传输和最小损耗尽可能同时满足。而且通过实践发现50Ω的系统阻抗对于半波长偶极子天线和四分之一波长单极子天线的端口阻抗也是匹配的引起的反射损耗是最小的。50欧姆是有一定历史渊源的这得从标准线缆说起。我们都知道近代电子技术很大一部分是来源于军队慢慢的军用转为民用在微波应用的初期二次世界大战期间阻抗的选择完全依赖于使用的需要。随着技术的进步需要给出阻抗标准以便在经济性和方便性上取得平衡。在美国最多使用的导管是由现有的标尺竿和水管连接成的51.5欧姆十分常见但看到和用到的适配器/转换器又是50欧姆到51.5欧姆为联合陆军和海军解决这些问题一个名为JAN的组织成立了就是后来的DESC由MIL特别发展的综合考虑后最终选择了50欧姆并且特别的导管被制造出来并由此转化为各种线缆的标准。此时欧洲标准是60欧姆不久以后在像Hewlett-Packard这样在业界占统治地位的公司的影响下欧洲人也被迫改变了所以50欧姆最终成为业界的一个标准沿袭下来也就变成约定俗成了而和各种线缆连接的PCB为了阻抗的匹配最终也是按照50欧姆阻抗标准来要求了。其次从加工可实现的角度出发50欧姆实现起来比较方便。从前面阻抗计算公式可知过低的阻抗需要较宽的线宽以及薄介质或较大的介电常数这对于目前高密板来说空间上比较难满足过高的阻抗又需要较细的线宽及较厚的介质或较小的介电常数不利于EMI及串扰的抑制同时对于多层板及从量产的角度来讲加工的可靠性会比较差而50欧姆在常用材料的环境下普通的线宽和介质厚度 4~6mil即符合设计要求又方便加工慢慢的成为默认选择也就不足为奇了。第三从损耗的角度出发根据基本的物理学可以证明50欧姆阻抗趋肤效应损耗最小摘自Howard Johnson, PhD的回复。通常电缆的趋肤效应损耗L以分贝做单位和总的趋肤效应电阻R单位长度除以特性阻抗Z0成正比。总的趋肤效应电阻R是屏蔽层和中间导体电阻之和。屏蔽层的趋肤效应电阻在高频时和它的直径d2成反比。同轴电缆内部导体的趋肤效应电阻在高频时和他的直径d1成反比。总共的串联电阻R因此和(1/d21/d1)成正比。综合这些因素给定d2和相应的隔离材料的介电常数Er可以用以下公式来使得趋肤效应损耗最小。以d2/d1为参数为L做图显示d2/d13.5911时取得最小值。假定固态聚乙烯的介电常数为2.25d2 /d13.5911 得出特性阻抗为51.1欧姆。很久之前无线电工程师为了方便使用把这个值近似为50欧姆作为同轴电缆最优值。这证明了在50欧姆附近L是最小的。最后从电气性能的角度看50欧姆的优势也是综合考虑之后的折中。单纯从PCB走线的性能来说阻抗低比较好对一个给定线宽的传输线和平面距离越近 相应的EMI会减小串扰也会因此减小同时也不易受容性负载影响。但从全路径的角度看还需要考虑最关键的一个因素那就是芯片的驱动能力早期大多数 芯片驱动不了阻抗小于50欧姆的传输线而更高阻抗的传输线由于实现起来不便所以折中采用了50欧姆阻抗。综上所述50欧姆作为业界的默认值有其先天的优势同时也是综合考虑后的折中方案但并不是说就一定要用50欧姆阻抗了很多时候还是取决于与之匹配的接口如75欧姆仍然是远程通讯的标准一些线缆和天线都是使用的75欧姆此时就需要与之匹配的PCB线路阻抗。另外还有一些特殊的芯片通过改善芯片驱动能力来降低传输线的阻抗以此得到更好的抑制EMI和串扰的效果如Intel的多数芯片要求阻抗控制在37欧姆、42欧姆甚至更低在此不再赘述。参考50Ω阻抗特性来源信号上的串联电阻是如何改善信号质量的可以看一下下面图示的案例信号是从CPU处出来再接到DDR颗粒的每一个DDR数据线都有串联一个电阻其实这个串联电阻的作用是进行阻抗匹配的防止信号发生反射。用allegro软件自带的sigxplorer软件进行仿真验证主要分析验证一下这个电阻是如何进行阻抗匹配以及电阻阻值应该如何选取首先我们需要按照下图先对链路进行搭建并且把传输线阻抗改为常规的单端50ohm然后再把tx和rx的模型改为1.8v的高速模型电阻的阻值大小我们分为6种情况进行仿真如下图所示看电阻大小对实际信号反射的改善效果,以及把模式切换成reflection进行信号反射仿真设置好前面的参数之后我们点击仿真可以看到我们如下仿真的结果rx端所接收到的波形可以看到当我们前面没有串联电阻的时候信号会发生严重的过冲现象当我们不断把电阻加大的时候我们会发现信号的过冲在不断的减小但是当电阻为40欧姆和50欧姆的时候信号的上升沿发生了欠冲的现象上升沿变缓当电阻在30欧姆的时候我们会发现信号的质量是最好的从上面的仿真结果我们知道电阻的大小会对波形产生不同的影响而且电阻不是越大越好也不是越小越好我们只有选择合适的串联电阻才能达到改善信号反射的效果。一般我们所选取的电阻大小为22-30欧之间当然实际要确定这个阻值的具体大小最好是通过仿真验证决定或者在后期调试阶段可以更换电阻的阻值从而达到阻抗匹配的目的。这其中的原理是因为在tx端有一个内阻内阻不是一个固定值他是会变化的一般是小于50欧姆的而传输线阻抗为50欧姆两者阻抗不一致则会导致信号发生反射我们在信号前面加一个电阻的作用则是为了改善信号的反射使得信号内阻加上串接电阻的阻值等于或者接近传输线的阻抗从而消除信号的反射。以DDR为例现在的DDR基本上都不会有串接电阻了当然并不是说不需要这个电阻是因为现在的DDR有了ODT技术相当于把电阻集成到芯片内部了而且电阻可调所以我们外部的数据线是不需要添加串联的端接电阻了但是需要注意的是ODT技术是针对数据线来说的不包含地址线控制线时钟线所以地址线控制线时钟线如果不做处理的化也会有信号发生反射除了串联端接外我们还有并联端接可以降低信号的反射不同的端接方式有不同的应用场景以及有不同效果这个电阻我们需要尽量靠近tx端进行放置才有效果如果放置的过远则不会起到改善信号反射的效果我们下次也可以验证一下电阻如果放置的过远信号的波形会产生什么变化参考信号上的串联电阻是如何改善信号质量的
