1. 紫光盘古22K开发套件与HDMI彩条实验概述紫光同创作为国产FPGA的重要供应商其盘古系列开发套件为工程师和学生提供了优质的国产FPGA学习平台。本次实验使用的盘古22K开发板搭载PGL22G芯片是一款面向中低密度应用的FPGA器件具有22K逻辑单元、内置Block RAM和DSP模块以及丰富的IO资源。HDMI彩条输出是FPGA视频处理的经典入门实验它涉及以下几个核心知识点HDMI接口的电气特性与时序要求视频时序信号的生成原理FPGA内部时钟管理与分配色彩空间与像素数据生成这个实验虽然基础但涵盖了FPGA开发中的多个关键技术环节包括时钟树设计与PLL配置状态机实现视频时序控制并行数据处理与流水线设计高速IO接口的信号完整性提示对于初次接触FPGA视频处理的开发者建议先理解VESA视频时序标准这是后续所有视频处理的基础。2. 实验环境搭建与工程创建2.1 开发工具链准备紫光同创FPGA使用Pango Design SuitePDS作为官方开发工具。最新版本可从官网下载安装时需注意安装路径不要包含中文或空格安装完成后需配置License文件建议同时安装USB Blaster驱动以备调试使用工具链包含以下核心组件PDS集成开发环境综合、布局布线、时序分析Programmer配置器件下载工具ModelSim Pango仿真工具需单独安装2.2 硬件连接检查盘古22K开发套件的硬件连接要点使用配套12V电源适配器供电通过USB-Blaster连接JTAG接口HDMI输出端口连接到显示器确认开发板上的电源指示灯正常硬件配置注意事项开发板上的Bank电压选择跳线需设置为3.3V与HDMI电平匹配对于不同分辨率的显示器可能需调整EDID配置建议使用短距离1mHDMI线缆以减少信号完整性问题2.3 新建PDS工程工程创建关键步骤选择器件型号PGL22G-6MBG324设置顶层模块名hdmi_colorbar添加约束文件.pdc配置默认库搜索路径工程目录结构建议/hdmi_demo ├── /src │ ├── hdmi_colorbar.v # 顶层模块 │ ├── pll.v # 时钟模块 │ ├── sync_gen.v # 时序生成 │ └── pattern_gen.v # 彩条生成 ├── /sim # 仿真文件 ├── /constraint # 约束文件 └── hdmi_demo.pds # 工程文件3. HDMI彩条系统架构设计3.1 整体模块划分系统采用典型的视频处理流水线架构[PLL时钟生成] → [时序控制器] → [彩条生成器] → [HDMI编码器]各模块功能说明时钟模块(pll)生成像素时钟如74.25MHz for 720p60提供HDMI TMDS编码时钟产生系统全局复位信号时序控制模块(sync_vg)生成HSYNC/VSYNC同步信号计算当前像素位置X,Y坐标产生有效视频区域标志(active_video)彩条生成模块(pattern_vg)根据像素位置生成RGB值实现标准彩条图案75%幅度可选支持多种测试图案切换HDMI编码模块(ms72xx_ctl)RGB到TMDS编码转换插入控制周期和消隐数据处理HDMI热插拔检测(HPD)3.2 关键参数计算以720p60分辨率为例参数值计算公式像素时钟74.25MHz1280×720×60×1.001 ≈ 74.25MHz水平总像素16501280370(消隐)垂直总行数75072030(消隐)HSYNC脉冲宽度40典型值VSYNC脉冲宽度5典型值Verilog实现示例// 水平计数器 always (posedge pix_clk) begin if (h_cnt H_TOTAL-1) begin h_cnt 0; v_cnt (v_cnt V_TOTAL-1) ? 0 : v_cnt 1; end else begin h_cnt h_cnt 1; end end // 同步信号生成 assign hsync (h_cnt HSYNC_PULSE); assign vsync (v_cnt VSYNC_PULSE); assign active (h_cnt HSYNC_PULSE HSYNC_BACK) (h_cnt HSYNC_PULSE HSYNC_BACK H_ACTIVE) (v_cnt VSYNC_PULSE VSYNC_BACK) (v_cnt VSYNC_PULSE VSYNC_BACK V_ACTIVE);4. 彩条图案生成实现4.1 彩条规格定义标准彩条包含8个垂直条纹从左到右依次为白 (100% RGB)黄 (RG)青 (GB)绿 (G)紫 (RB)红 (R)蓝 (B)黑 (0%)实际工程中常使用75%幅度彩条各颜色分量值为1910xBF或0。4.2 Verilog实现方案module pattern_gen ( input [11:0] h_pos, input [11:0] v_pos, output [7:0] red, output [7:0] green, output [7:0] blue ); // 计算彩条索引0-7 localparam BAR_WIDTH H_ACTIVE / 8; wire [2:0] bar_index h_pos / BAR_WIDTH; // 彩条颜色查找表 always (*) begin case(bar_index) 3d0: {red, green, blue} {8hBF, 8hBF, 8hBF}; // 白 3d1: {red, green, blue} {8hBF, 8hBF, 8h00}; // 黄 3d2: {red, green, blue} {8h00, 8hBF, 8hBF}; // 青 3d3: {red, green, blue} {8h00, 8hBF, 8h00}; // 绿 3d4: {red, green, blue} {8hBF, 8h00, 8hBF}; // 紫 3d5: {red, green, blue} {8hBF, 8h00, 8h00}; // 红 3d6: {red, green, blue} {8h00, 8h00, 8hBF}; // 蓝 default: {red, green, blue} {8h00, 8h00, 8h00}; // 黑 endcase end endmodule4.3 扩展功能实现为增强实验效果可添加以下功能移动彩条通过改变h_pos的基准值实现水平滚动渐变彩条根据v_pos实现颜色渐变效果图案切换通过拨码开关选择不同测试图案颜色深度测试实现24位真彩到8位索引色的转换测试5. HDMI TMDS编码与硬件接口5.1 TMDS编码原理TMDSTransition Minimized Differential Signaling是HDMI采用的编码方案特点包括8b/10b编码提升到10位DC平衡保证相同数量的0和1差分传输抗干扰能力强编码过程分为两步将8位数据转换为9位减少跳变将9位转换为10位平衡直流5.2 FPGA端实现紫光FPGA可通过两种方式实现TMDS编码方案一使用原语推荐OSER10 #( .GSREN(false), .LSREN(true) ) oser10_inst ( .Q(tmds_data_p), .D0(din[0]), .D1(din[1]), ... .CLK(pix_clkx5), .RESET(reset) );方案二使用IP核在PDS中调用TMDS编码IP配置数据宽度和时钟关系生成实例化模板5.3 硬件连接与约束关键引脚约束示例.pdc文件# 时钟输入 define_clock -name clk_50m -period 20 [get_ports clk] # HDMI差分对 define_port -name hdmi_tx_clk_p -io_type LVDS -loc E12 define_port -name hdmi_tx_d0_p -io_type LVDS -loc D11 define_port -name hdmi_tx_d1_p -io_type LVDS -loc C10 define_port -name hdmi_tx_d2_p -io_type LVDS -loc B9信号完整性注意事项保持差分对长度匹配±50mil以内避免高速信号跨分割区在接收端预留端接电阻位置6. 调试技巧与常见问题6.1 无图像输出排查流程检查电源和连接确认开发板供电正常检查HDMI线缆连接可靠测量TMDS信号电压约3.3V验证时钟生成使用示波器测量像素时钟确认PLL锁定信号(pll_lock)为高检查同步信号捕获HSYNC/VSYNC波形确认时序参数符合显示器EDID分析数据通路插入ILA核观察内部信号检查RGB数据是否正常生成6.2 典型问题解决方案问题1显示器显示无信号可能原因HPD信号未正确处理解决方案检查HPD引脚上拉电阻典型47kΩ问题2图像偏移或撕裂可能原因时序参数不匹配解决方案调整消隐区大小或同步脉冲宽度问题3颜色异常可能原因RGB通道顺序错误解决方案检查TMDS通道映射关系6.3 高级调试工具片上逻辑分析仪(ILA)插入调试IP核实时捕获信号设置触发条件捕获异常状态SignalTap等效工具紫光工具中的在线调试功能需预留足够的Block RAM资源HDMI协议分析仪专业设备解析TMDS数据流可查看实际传输的像素数据7. 实验扩展与进阶方向完成基础彩条输出后可尝试以下扩展实验多分辨率支持添加1080p/4K时序配置动态切换显示模式视频输入处理接入摄像头输入实现简单的图像处理流水线OSD叠加显示在视频流上叠加文字信息实现菜单系统色彩空间转换RGB与YUV相互转换实现色度空间调整与处理器协同通过AHB总线接收图像数据实现软硬件协同处理对于想深入HDMI开发的工程师建议研究HDMI 2.1协议新特性如FRL模式HDCP内容保护实现CEC控制总线协议EDID数据的解析与生成
FPGA视频处理入门：HDMI彩条实验与紫光盘古22K开发
1. 紫光盘古22K开发套件与HDMI彩条实验概述紫光同创作为国产FPGA的重要供应商其盘古系列开发套件为工程师和学生提供了优质的国产FPGA学习平台。本次实验使用的盘古22K开发板搭载PGL22G芯片是一款面向中低密度应用的FPGA器件具有22K逻辑单元、内置Block RAM和DSP模块以及丰富的IO资源。HDMI彩条输出是FPGA视频处理的经典入门实验它涉及以下几个核心知识点HDMI接口的电气特性与时序要求视频时序信号的生成原理FPGA内部时钟管理与分配色彩空间与像素数据生成这个实验虽然基础但涵盖了FPGA开发中的多个关键技术环节包括时钟树设计与PLL配置状态机实现视频时序控制并行数据处理与流水线设计高速IO接口的信号完整性提示对于初次接触FPGA视频处理的开发者建议先理解VESA视频时序标准这是后续所有视频处理的基础。2. 实验环境搭建与工程创建2.1 开发工具链准备紫光同创FPGA使用Pango Design SuitePDS作为官方开发工具。最新版本可从官网下载安装时需注意安装路径不要包含中文或空格安装完成后需配置License文件建议同时安装USB Blaster驱动以备调试使用工具链包含以下核心组件PDS集成开发环境综合、布局布线、时序分析Programmer配置器件下载工具ModelSim Pango仿真工具需单独安装2.2 硬件连接检查盘古22K开发套件的硬件连接要点使用配套12V电源适配器供电通过USB-Blaster连接JTAG接口HDMI输出端口连接到显示器确认开发板上的电源指示灯正常硬件配置注意事项开发板上的Bank电压选择跳线需设置为3.3V与HDMI电平匹配对于不同分辨率的显示器可能需调整EDID配置建议使用短距离1mHDMI线缆以减少信号完整性问题2.3 新建PDS工程工程创建关键步骤选择器件型号PGL22G-6MBG324设置顶层模块名hdmi_colorbar添加约束文件.pdc配置默认库搜索路径工程目录结构建议/hdmi_demo ├── /src │ ├── hdmi_colorbar.v # 顶层模块 │ ├── pll.v # 时钟模块 │ ├── sync_gen.v # 时序生成 │ └── pattern_gen.v # 彩条生成 ├── /sim # 仿真文件 ├── /constraint # 约束文件 └── hdmi_demo.pds # 工程文件3. HDMI彩条系统架构设计3.1 整体模块划分系统采用典型的视频处理流水线架构[PLL时钟生成] → [时序控制器] → [彩条生成器] → [HDMI编码器]各模块功能说明时钟模块(pll)生成像素时钟如74.25MHz for 720p60提供HDMI TMDS编码时钟产生系统全局复位信号时序控制模块(sync_vg)生成HSYNC/VSYNC同步信号计算当前像素位置X,Y坐标产生有效视频区域标志(active_video)彩条生成模块(pattern_vg)根据像素位置生成RGB值实现标准彩条图案75%幅度可选支持多种测试图案切换HDMI编码模块(ms72xx_ctl)RGB到TMDS编码转换插入控制周期和消隐数据处理HDMI热插拔检测(HPD)3.2 关键参数计算以720p60分辨率为例参数值计算公式像素时钟74.25MHz1280×720×60×1.001 ≈ 74.25MHz水平总像素16501280370(消隐)垂直总行数75072030(消隐)HSYNC脉冲宽度40典型值VSYNC脉冲宽度5典型值Verilog实现示例// 水平计数器 always (posedge pix_clk) begin if (h_cnt H_TOTAL-1) begin h_cnt 0; v_cnt (v_cnt V_TOTAL-1) ? 0 : v_cnt 1; end else begin h_cnt h_cnt 1; end end // 同步信号生成 assign hsync (h_cnt HSYNC_PULSE); assign vsync (v_cnt VSYNC_PULSE); assign active (h_cnt HSYNC_PULSE HSYNC_BACK) (h_cnt HSYNC_PULSE HSYNC_BACK H_ACTIVE) (v_cnt VSYNC_PULSE VSYNC_BACK) (v_cnt VSYNC_PULSE VSYNC_BACK V_ACTIVE);4. 彩条图案生成实现4.1 彩条规格定义标准彩条包含8个垂直条纹从左到右依次为白 (100% RGB)黄 (RG)青 (GB)绿 (G)紫 (RB)红 (R)蓝 (B)黑 (0%)实际工程中常使用75%幅度彩条各颜色分量值为1910xBF或0。4.2 Verilog实现方案module pattern_gen ( input [11:0] h_pos, input [11:0] v_pos, output [7:0] red, output [7:0] green, output [7:0] blue ); // 计算彩条索引0-7 localparam BAR_WIDTH H_ACTIVE / 8; wire [2:0] bar_index h_pos / BAR_WIDTH; // 彩条颜色查找表 always (*) begin case(bar_index) 3d0: {red, green, blue} {8hBF, 8hBF, 8hBF}; // 白 3d1: {red, green, blue} {8hBF, 8hBF, 8h00}; // 黄 3d2: {red, green, blue} {8h00, 8hBF, 8hBF}; // 青 3d3: {red, green, blue} {8h00, 8hBF, 8h00}; // 绿 3d4: {red, green, blue} {8hBF, 8h00, 8hBF}; // 紫 3d5: {red, green, blue} {8hBF, 8h00, 8h00}; // 红 3d6: {red, green, blue} {8h00, 8h00, 8hBF}; // 蓝 default: {red, green, blue} {8h00, 8h00, 8h00}; // 黑 endcase end endmodule4.3 扩展功能实现为增强实验效果可添加以下功能移动彩条通过改变h_pos的基准值实现水平滚动渐变彩条根据v_pos实现颜色渐变效果图案切换通过拨码开关选择不同测试图案颜色深度测试实现24位真彩到8位索引色的转换测试5. HDMI TMDS编码与硬件接口5.1 TMDS编码原理TMDSTransition Minimized Differential Signaling是HDMI采用的编码方案特点包括8b/10b编码提升到10位DC平衡保证相同数量的0和1差分传输抗干扰能力强编码过程分为两步将8位数据转换为9位减少跳变将9位转换为10位平衡直流5.2 FPGA端实现紫光FPGA可通过两种方式实现TMDS编码方案一使用原语推荐OSER10 #( .GSREN(false), .LSREN(true) ) oser10_inst ( .Q(tmds_data_p), .D0(din[0]), .D1(din[1]), ... .CLK(pix_clkx5), .RESET(reset) );方案二使用IP核在PDS中调用TMDS编码IP配置数据宽度和时钟关系生成实例化模板5.3 硬件连接与约束关键引脚约束示例.pdc文件# 时钟输入 define_clock -name clk_50m -period 20 [get_ports clk] # HDMI差分对 define_port -name hdmi_tx_clk_p -io_type LVDS -loc E12 define_port -name hdmi_tx_d0_p -io_type LVDS -loc D11 define_port -name hdmi_tx_d1_p -io_type LVDS -loc C10 define_port -name hdmi_tx_d2_p -io_type LVDS -loc B9信号完整性注意事项保持差分对长度匹配±50mil以内避免高速信号跨分割区在接收端预留端接电阻位置6. 调试技巧与常见问题6.1 无图像输出排查流程检查电源和连接确认开发板供电正常检查HDMI线缆连接可靠测量TMDS信号电压约3.3V验证时钟生成使用示波器测量像素时钟确认PLL锁定信号(pll_lock)为高检查同步信号捕获HSYNC/VSYNC波形确认时序参数符合显示器EDID分析数据通路插入ILA核观察内部信号检查RGB数据是否正常生成6.2 典型问题解决方案问题1显示器显示无信号可能原因HPD信号未正确处理解决方案检查HPD引脚上拉电阻典型47kΩ问题2图像偏移或撕裂可能原因时序参数不匹配解决方案调整消隐区大小或同步脉冲宽度问题3颜色异常可能原因RGB通道顺序错误解决方案检查TMDS通道映射关系6.3 高级调试工具片上逻辑分析仪(ILA)插入调试IP核实时捕获信号设置触发条件捕获异常状态SignalTap等效工具紫光工具中的在线调试功能需预留足够的Block RAM资源HDMI协议分析仪专业设备解析TMDS数据流可查看实际传输的像素数据7. 实验扩展与进阶方向完成基础彩条输出后可尝试以下扩展实验多分辨率支持添加1080p/4K时序配置动态切换显示模式视频输入处理接入摄像头输入实现简单的图像处理流水线OSD叠加显示在视频流上叠加文字信息实现菜单系统色彩空间转换RGB与YUV相互转换实现色度空间调整与处理器协同通过AHB总线接收图像数据实现软硬件协同处理对于想深入HDMI开发的工程师建议研究HDMI 2.1协议新特性如FRL模式HDCP内容保护实现CEC控制总线协议EDID数据的解析与生成
