1.Parameter窗口Parameter窗口主要可以查看端口的Node Number。Node Number决定了GPV访问时的路由节点。其余为一些RO的配置位。ASIB的Parameter窗口如下所示AMIB的Parameter窗口与ASIB相似此处不再赘述。IB的Parameter窗口如下由于ASIB和AMIB在前面的配置流程中都已经配置了是否可以通过GPV进行访问IB需要在Architechture Editor中进行配置特殊的Switch的Slave Port的Parameters窗格可配置SASSingle Active Slave机制。该机制属于CDAS机制的补充。默认点开时不会显示SAS选项。需要在Options中打开SAS的选项打开SAS选项之后可以进行配置有关Single Slave选项的含义可参考AXI Interconnnect死锁情况详细分析(二)2.Timing Closure窗口Timing Closure机制可以在每个通道独立插入register slice。可以有不同的选项absentpresenttime_closure三种插入reg slice的机制。absent不插入register slicepresent插入register slicetime_closure可以生成代码后通过某个文件中修改参数灵活设置不同位置的register slice从而不需要用工具重新生成一次代码。需要修改的文件如下文件路径如下如果开启present或者timing_closure可以选择如下选项forward在正向插入regslice比如aw通道的awaddrawvalid信号reverse在反向插入regslice比如aw通道的awready信号full在正反两个方向插入regislicebypass不插入regslice当配置为timing_closure的情况下上述配置为默认选项因此才会出现bypass的选项。当配置为present的情况下再配置bypass相当于配置为absent。值得注意的是不管是ASIBAMIB还是IBTiming closure的配置选项具有Slave Port和Master Port两种配置栏。为什么会出现两种配置栏呢ASIB不就是Slave PortAMIB不就是Master Port吗答案是对于ASIB而言其timing可能是在外部连接的master设备到ASIB之间的path无法收敛也可能是从ASIB到switch之间的path无法收敛。对于AMIB而言同理其timing可能是AMIB到外部连接的slave设备之间的path无法收敛也可能是从switch到AMIB之间的path无法收敛。因此每个组件都分为了slave port和master port两部分。3.Buffering窗口Buffering机制可以在AMIBASIB和IB中插入可灵活配置深度的FIFO作为数据缓冲。当AMIB、ASIB和IB需要做异步处理时Buffering机制必须开启用于作cdc转换。其FIFO典型深度为6可以使得FIFO在跨时钟域处理时不会出现bubble现象从而提升系统带宽。Buffering窗口中可以灵活开启Tidemark机制该机制的含义为只有当address data 都ready才可以发送到switch 进行仲裁。以免地址准备好了数据一直没有准备好导致占用带宽。TideMark可以配置为Disable也可以配置为任意的水线深度。4.Overlays窗口该窗口可以通过切换不同的视角来查看整个Micro Architechture以便清晰地了解整个架构在什么组件进行数据位宽转换、协议转换以及Clock Domain的转换。以下为不同Overlays的视图
NIC400生成Flow全解析(九)Parameter/Timing Closure/Buffering窗口
1.Parameter窗口Parameter窗口主要可以查看端口的Node Number。Node Number决定了GPV访问时的路由节点。其余为一些RO的配置位。ASIB的Parameter窗口如下所示AMIB的Parameter窗口与ASIB相似此处不再赘述。IB的Parameter窗口如下由于ASIB和AMIB在前面的配置流程中都已经配置了是否可以通过GPV进行访问IB需要在Architechture Editor中进行配置特殊的Switch的Slave Port的Parameters窗格可配置SASSingle Active Slave机制。该机制属于CDAS机制的补充。默认点开时不会显示SAS选项。需要在Options中打开SAS的选项打开SAS选项之后可以进行配置有关Single Slave选项的含义可参考AXI Interconnnect死锁情况详细分析(二)2.Timing Closure窗口Timing Closure机制可以在每个通道独立插入register slice。可以有不同的选项absentpresenttime_closure三种插入reg slice的机制。absent不插入register slicepresent插入register slicetime_closure可以生成代码后通过某个文件中修改参数灵活设置不同位置的register slice从而不需要用工具重新生成一次代码。需要修改的文件如下文件路径如下如果开启present或者timing_closure可以选择如下选项forward在正向插入regslice比如aw通道的awaddrawvalid信号reverse在反向插入regslice比如aw通道的awready信号full在正反两个方向插入regislicebypass不插入regslice当配置为timing_closure的情况下上述配置为默认选项因此才会出现bypass的选项。当配置为present的情况下再配置bypass相当于配置为absent。值得注意的是不管是ASIBAMIB还是IBTiming closure的配置选项具有Slave Port和Master Port两种配置栏。为什么会出现两种配置栏呢ASIB不就是Slave PortAMIB不就是Master Port吗答案是对于ASIB而言其timing可能是在外部连接的master设备到ASIB之间的path无法收敛也可能是从ASIB到switch之间的path无法收敛。对于AMIB而言同理其timing可能是AMIB到外部连接的slave设备之间的path无法收敛也可能是从switch到AMIB之间的path无法收敛。因此每个组件都分为了slave port和master port两部分。3.Buffering窗口Buffering机制可以在AMIBASIB和IB中插入可灵活配置深度的FIFO作为数据缓冲。当AMIB、ASIB和IB需要做异步处理时Buffering机制必须开启用于作cdc转换。其FIFO典型深度为6可以使得FIFO在跨时钟域处理时不会出现bubble现象从而提升系统带宽。Buffering窗口中可以灵活开启Tidemark机制该机制的含义为只有当address data 都ready才可以发送到switch 进行仲裁。以免地址准备好了数据一直没有准备好导致占用带宽。TideMark可以配置为Disable也可以配置为任意的水线深度。4.Overlays窗口该窗口可以通过切换不同的视角来查看整个Micro Architechture以便清晰地了解整个架构在什么组件进行数据位宽转换、协议转换以及Clock Domain的转换。以下为不同Overlays的视图