做过硬件项目的人都知道一个潜规则原理图评审全靠人人力不够就跳过。大厂有专职的评审工程师一张原理图对着checklist审半天。小团队呢画完原理图自己看两遍觉得没问题直接发出去画PCB。等板子回来才发现——VCAP电容值搞错了BOOT0忘了拉低晶振没加负载电容。这些问题如果在原理图阶段被查出来改一根线的事。到了板子回来再改成本乘一百倍。这篇文章我用AI做了一次ST高端系列芯片原理图的逐项评审。19条检查项发现了多少个真正的问题答案是5个——其中2个是「画完原理图看两遍」绝对发现不了的。一、原理图评审为什么重要——又为什么总是被跳过先看一组数据。以下是硬件设计中不同阶段改一个错误的成本阶段修改成本常见错误原理图设计1x改一根线引脚接错、电容值搞错PCB布局3x重新走线器件放不下、信号交叉PCB打样后30x重新打板物料等待功能不工作、需要飞线小批量后100x召回返工批量性设计缺陷量产中1000x召回、赔偿、品牌损失原理图评审的目标就是所有问题都在1x成本阶段终结掉。但现实是——多数项目没有专职评审。原理图画完最多同事帮忙扫一眼提几个建议然后就往下走了。AI可以填补这个空缺。不是取代资深工程师的判断而是替代那个「扫一眼」——把它升级为「逐项检查」。二、评审清单19条规则从哪来AI需要规则才能做评审。这些规则不是AI自己编的而是来自芯片数据手册ST高端系列芯片的电源引脚分布、VCAP要求参考设计官方硬件设计指南ST官方的高端系列硬件设计指南常见踩坑经验BOOT0悬空、晶振负载电容忘加、NRST漏上拉把这些规则喂给AI它就变成了一个「永不疲劳的评审员」。以下是我让AI使用的完整评审清单电源部分5项☐ P1: 每个VDD引脚是否都有100nF去耦电容 ☐ P2: VCAP1~4是否是2.2µF不能多不能少 ☐ P3: VBAT是否处理接VDD或独立电池 ☐ P4: VDDA/VREF是否独立去耦滤波 ☐ P5: 所有LDO的输入输出电容值和耐压是否正确时钟与复位4项☐ C1: HSE晶振是否有匹配的负载电容通常12~22pF ☐ C2: LSE晶振是否有匹配的负载电容通常6~12pF ☐ C3: NRST是否有10kΩ上拉到VDD 100nF到GND ☐ C4: BOOT0是否有明确的下拉10kΩ到GND关键引脚配置5项☐ K1: BOOT1/PB2是否配置正确 ☐ K2: SWD接口SWCLK/SWDIO是否有上拉/下拉 ☐ K3: VCAP1~4是否各接一个2.2µF到GND ☐ K4: PDR_ON是否接VDD使能内部掉电复位 ☐ K5: BYPASS_REG是否接GND使用内部LDO外设接口5项☐ I1: USB DP是否有1.5kΩ上拉到3.3VFull Speed模式 ☐ I2: Ethernet RMII的REF_CLK来源是否正确 ☐ I3: SD Card的CD/DAT3是否有上拉 ☐ I4: UART的TX/RX交叉是否正确 ☐ I5: CAN总线是否有120Ω终端电阻三、实战AI在原理图中发现了什么问题我拿一份实际画好的ST高端系列芯片核心板原理图已经是「自认为检查过了」的状态让AI按照上面的清单逐项评审。以下是AI的评审输出✅ 通过的项14项✅ P1: 各VDD引脚100nF去耦电容齐全 ✅ P2: VCAP1~4均为2.2µF - 正确 ✅ P3: VBAT接VDD - 合理 ✅ P5: LDO输入输出电容值正确 ✅ C2: LSE晶振负载电容12pF - 正确 ✅ C3: NRST上拉10kΩ 100nF - 正确 ✅ K1: BOOT1/PB2配置正确 ✅ K2: SWD接口配置正确 ✅ K3: VCAP连接正确 ✅ K4: PDR_ON接VDD - 正确 ✅ K5: BYPASS_REG接GND - 正确 ✅ I1: USB DP上拉1.5kΩ - 正确 ✅ I4: UART TX/RX交叉正确 ✅ I5: CAN终端电阻120Ω - 正确⚠️ 发现问题5项发现1VDDA缺少磁珠隔离⚠️ 中度❌ P4: VDDA直接连到VDD的数字3.3V中间没有磁珠或LC滤波 规则: 官方硬件设计指南 - VDDA应通过磁珠如磁珠(120Ω100MHz) 连接到VDD并需要独立10µF 100nF去耦 后果: 数字电源的开关噪声会直接耦合到ADC/DAC的模拟域 ADC采样精度可能下降2-3个LSB 建议: 在VDD和VDDA之间串一个120Ω100MHz磁珠 VDDA侧加10µF钽电容 100nF MLCC发现2HSE晶振缺少负载电容 严重❌ C1: HSE晶振25MHz两端没有对地电容 规则: 任何皮尔斯振荡器都需要外部负载电容 负载电容值 2×(CL - Cstray) CL18pF的晶振 → 需要 2×(18-5)26pF → 用2×22pF 后果: 晶振不起振或频率偏移MCU无法工作 建议: HSE晶振引脚各接22pF到GND发现3SD Card的CD引脚悬空⚠️ 中等❌ I3: SD Card的CDCard Detect引脚悬空 规则: SD卡座的CD引脚常开触点需要上拉插卡时拉低 后果: MCU不知道SD卡是否插入每次访问都要先探测 可能读写出错 建议: CD接10kΩ上拉到3.3V发现4Ethernet PHY的REF_CLK来源可能有问题⚠️ 需确认❌ I2: 以太网PHY芯片的X1引脚接了25MHz晶振 但没有确认RMII REF_CLK是PHY输出给MCU还是MCU输出给PHY 规则: ST高端系列芯片的RMII模式有两种时钟方案 A) PHY提供50MHz REF_CLK → MCU的ETH_RMII_REF_CLK B) MCU的MCO输出50MHz → PHY的X1 当前接了25MHz晶振到PHY → 方案A需要确认PHY的 CLK_CTL寄存器配置为输出50MHz 后果: 时钟方案不对 → Ethernet不通 建议: 确认以太网PHY芯片的CLK_CTL寄存器设置为50MHz输出模式 并确认MCU的ETH_RMII_REF_CLK引脚确实接到了PHY的时钟输出发现5缺少ESD防护⚠️ 轻微⚠️ 额外发现: USB、Ethernet、SD Card等外部接口没有ESD防护器件 规则: 任何连接外部设备的接口都应该有TVS二极管阵列 建议: USB → USB ESD防护器件, Ethernet → 以太网ESD防护器件, SD Card → SD卡ESD防护器件四、评审结果总览ST高端系列芯片 核心板原理图评审报告 ═══════════════════════════════ 评审时间: 2026-07-19 评审方式: AI辅助逐项检查19条规则 原理图状态: 工程师已自检通过 ─────────────────────────────── ✅ 通过: 14项 ⚠️ 需关注: 4项 严重: 1项HSE晶振负载电容缺失 ─────────────────────────────── C1: HSE晶振缺少负载电容 → 改法: HSE晶振引脚各加22pF到GND原理图改2根线1分钟搞定 ⚠️ P4: VDDA缺少磁珠隔离 → 改法: VDD和VDDA之间串磁珠VDDA加去耦 ⚠️ I2: Ethernet REF_CLK方案需确认 → 确认PHY CLK_CTL寄存器配置 ⚠️ I3: SD卡CD引脚悬空 → 改法: CD接10kΩ上拉 ⚠️ 建议: 外部接口增加ESD防护最关键的是发现1HSE晶振电容缺失——这个错误如果带到PCB打样板子回来MCU根本跑不起来。而它恰好是「画完原理图自己看两遍」最容易忽略的问题。为什么因为晶振的负载电容「看起来」像是可有可无的——原理图上不画很多人就觉得「应该内置了吧」。但ST高端系列芯片的HSE振荡器是外部皮尔斯电路没有负载电容就是不起振。五、AI原理图评审的提示词模板这是完整的提示词模板复制到Claude Code或任何大模型对话里就能用请对以下ST高端系列芯片核心板原理图进行设计评审。 按以下清单逐项检查每项给出「通过/发现问题」依据建议。 【电源】 1. 每个VDD引脚VDD1,2,3...是否都有100nF MLCC到GND 2. VCAP1~4是否各接一个2.2µF到GND注意不是100nF 3. VBAT引脚处理方式接VDD或独立电源电容 4. VDDA是否通过磁珠接VDD是否有独立10µF100nF去耦 5. VREF是否有独立去耦 【时钟】 6. HSE晶振HSE晶振引脚是否有匹配的负载电容22pF×2 7. LSE晶振LSE晶振引脚是否有负载电容12pF×2 8. 晶振外壳是否接地 【复位与启动】 9. NRST是否有10kΩ上拉100nF对GND 10. BOOT0是否有明确电平10kΩ下拉→Flash启动 11. PDR_ON是否接VDD使能内部BOR 12. BYPASS_REG是否接GND 【调试接口】 13. SWD接口SWCLK/SWDIO是否有上拉 14. SWO是否需要引出 【外设关键】 15. USB DP是否有1.5kΩ上拉 16. Ethernet PHY的REF_CLK方案确认 17. SD Card CD是否上拉 18. CAN是否有120Ω终端电阻 19. 外部接口是否有ESD防护 格式要求 - 每项: 状态图标 当前情况 设计依据 修改建议 - 状态: ✅通过 / ⚠️建议改进 / 必须修改六、什么时候做原理图评审我现在的习惯是原理图画完第一版 ↓ 自己扫一遍明显的低级错误 ↓ 立即跑AI评审 ← 这里原理图还热乎改起来最快 ↓ 根据AI评审结果修改原理图 ↓ 同事人工review如果有的话 ↓ 定稿 → 导网表 → 开始PCBAI评审放在人工review之前、自己扫一遍之后。这样人工review的时候面对的不是「低级错误一堆」的原理图而是「AI已经筛选过」的版本——同事只需要关注设计意图和架构合理性不需要帮你数电容。总结19条规则AI花了30秒跑完。发现1个严重错误晶振电容和4个改进建议。这30秒的价值是多少如果晶振电容的问题没发现就打了板——重打一次板5片×4层板 约¥200起步外加3-5天等待。如果小批量100片才发现——成本就不可接受了。AI做原理图评审不是在替代人的判断。而是把那些「机械性的、规则明确的、容易遗漏的」检查项交给一个不会累的机器来做。人该做的事情是决策、架构、设计。检查清单这种事让AI来。
AI辅助原理图评审：电源去耦、BOOT引脚、VCAP——19项逐一核查，遗漏？不存在的
做过硬件项目的人都知道一个潜规则原理图评审全靠人人力不够就跳过。大厂有专职的评审工程师一张原理图对着checklist审半天。小团队呢画完原理图自己看两遍觉得没问题直接发出去画PCB。等板子回来才发现——VCAP电容值搞错了BOOT0忘了拉低晶振没加负载电容。这些问题如果在原理图阶段被查出来改一根线的事。到了板子回来再改成本乘一百倍。这篇文章我用AI做了一次ST高端系列芯片原理图的逐项评审。19条检查项发现了多少个真正的问题答案是5个——其中2个是「画完原理图看两遍」绝对发现不了的。一、原理图评审为什么重要——又为什么总是被跳过先看一组数据。以下是硬件设计中不同阶段改一个错误的成本阶段修改成本常见错误原理图设计1x改一根线引脚接错、电容值搞错PCB布局3x重新走线器件放不下、信号交叉PCB打样后30x重新打板物料等待功能不工作、需要飞线小批量后100x召回返工批量性设计缺陷量产中1000x召回、赔偿、品牌损失原理图评审的目标就是所有问题都在1x成本阶段终结掉。但现实是——多数项目没有专职评审。原理图画完最多同事帮忙扫一眼提几个建议然后就往下走了。AI可以填补这个空缺。不是取代资深工程师的判断而是替代那个「扫一眼」——把它升级为「逐项检查」。二、评审清单19条规则从哪来AI需要规则才能做评审。这些规则不是AI自己编的而是来自芯片数据手册ST高端系列芯片的电源引脚分布、VCAP要求参考设计官方硬件设计指南ST官方的高端系列硬件设计指南常见踩坑经验BOOT0悬空、晶振负载电容忘加、NRST漏上拉把这些规则喂给AI它就变成了一个「永不疲劳的评审员」。以下是我让AI使用的完整评审清单电源部分5项☐ P1: 每个VDD引脚是否都有100nF去耦电容 ☐ P2: VCAP1~4是否是2.2µF不能多不能少 ☐ P3: VBAT是否处理接VDD或独立电池 ☐ P4: VDDA/VREF是否独立去耦滤波 ☐ P5: 所有LDO的输入输出电容值和耐压是否正确时钟与复位4项☐ C1: HSE晶振是否有匹配的负载电容通常12~22pF ☐ C2: LSE晶振是否有匹配的负载电容通常6~12pF ☐ C3: NRST是否有10kΩ上拉到VDD 100nF到GND ☐ C4: BOOT0是否有明确的下拉10kΩ到GND关键引脚配置5项☐ K1: BOOT1/PB2是否配置正确 ☐ K2: SWD接口SWCLK/SWDIO是否有上拉/下拉 ☐ K3: VCAP1~4是否各接一个2.2µF到GND ☐ K4: PDR_ON是否接VDD使能内部掉电复位 ☐ K5: BYPASS_REG是否接GND使用内部LDO外设接口5项☐ I1: USB DP是否有1.5kΩ上拉到3.3VFull Speed模式 ☐ I2: Ethernet RMII的REF_CLK来源是否正确 ☐ I3: SD Card的CD/DAT3是否有上拉 ☐ I4: UART的TX/RX交叉是否正确 ☐ I5: CAN总线是否有120Ω终端电阻三、实战AI在原理图中发现了什么问题我拿一份实际画好的ST高端系列芯片核心板原理图已经是「自认为检查过了」的状态让AI按照上面的清单逐项评审。以下是AI的评审输出✅ 通过的项14项✅ P1: 各VDD引脚100nF去耦电容齐全 ✅ P2: VCAP1~4均为2.2µF - 正确 ✅ P3: VBAT接VDD - 合理 ✅ P5: LDO输入输出电容值正确 ✅ C2: LSE晶振负载电容12pF - 正确 ✅ C3: NRST上拉10kΩ 100nF - 正确 ✅ K1: BOOT1/PB2配置正确 ✅ K2: SWD接口配置正确 ✅ K3: VCAP连接正确 ✅ K4: PDR_ON接VDD - 正确 ✅ K5: BYPASS_REG接GND - 正确 ✅ I1: USB DP上拉1.5kΩ - 正确 ✅ I4: UART TX/RX交叉正确 ✅ I5: CAN终端电阻120Ω - 正确⚠️ 发现问题5项发现1VDDA缺少磁珠隔离⚠️ 中度❌ P4: VDDA直接连到VDD的数字3.3V中间没有磁珠或LC滤波 规则: 官方硬件设计指南 - VDDA应通过磁珠如磁珠(120Ω100MHz) 连接到VDD并需要独立10µF 100nF去耦 后果: 数字电源的开关噪声会直接耦合到ADC/DAC的模拟域 ADC采样精度可能下降2-3个LSB 建议: 在VDD和VDDA之间串一个120Ω100MHz磁珠 VDDA侧加10µF钽电容 100nF MLCC发现2HSE晶振缺少负载电容 严重❌ C1: HSE晶振25MHz两端没有对地电容 规则: 任何皮尔斯振荡器都需要外部负载电容 负载电容值 2×(CL - Cstray) CL18pF的晶振 → 需要 2×(18-5)26pF → 用2×22pF 后果: 晶振不起振或频率偏移MCU无法工作 建议: HSE晶振引脚各接22pF到GND发现3SD Card的CD引脚悬空⚠️ 中等❌ I3: SD Card的CDCard Detect引脚悬空 规则: SD卡座的CD引脚常开触点需要上拉插卡时拉低 后果: MCU不知道SD卡是否插入每次访问都要先探测 可能读写出错 建议: CD接10kΩ上拉到3.3V发现4Ethernet PHY的REF_CLK来源可能有问题⚠️ 需确认❌ I2: 以太网PHY芯片的X1引脚接了25MHz晶振 但没有确认RMII REF_CLK是PHY输出给MCU还是MCU输出给PHY 规则: ST高端系列芯片的RMII模式有两种时钟方案 A) PHY提供50MHz REF_CLK → MCU的ETH_RMII_REF_CLK B) MCU的MCO输出50MHz → PHY的X1 当前接了25MHz晶振到PHY → 方案A需要确认PHY的 CLK_CTL寄存器配置为输出50MHz 后果: 时钟方案不对 → Ethernet不通 建议: 确认以太网PHY芯片的CLK_CTL寄存器设置为50MHz输出模式 并确认MCU的ETH_RMII_REF_CLK引脚确实接到了PHY的时钟输出发现5缺少ESD防护⚠️ 轻微⚠️ 额外发现: USB、Ethernet、SD Card等外部接口没有ESD防护器件 规则: 任何连接外部设备的接口都应该有TVS二极管阵列 建议: USB → USB ESD防护器件, Ethernet → 以太网ESD防护器件, SD Card → SD卡ESD防护器件四、评审结果总览ST高端系列芯片 核心板原理图评审报告 ═══════════════════════════════ 评审时间: 2026-07-19 评审方式: AI辅助逐项检查19条规则 原理图状态: 工程师已自检通过 ─────────────────────────────── ✅ 通过: 14项 ⚠️ 需关注: 4项 严重: 1项HSE晶振负载电容缺失 ─────────────────────────────── C1: HSE晶振缺少负载电容 → 改法: HSE晶振引脚各加22pF到GND原理图改2根线1分钟搞定 ⚠️ P4: VDDA缺少磁珠隔离 → 改法: VDD和VDDA之间串磁珠VDDA加去耦 ⚠️ I2: Ethernet REF_CLK方案需确认 → 确认PHY CLK_CTL寄存器配置 ⚠️ I3: SD卡CD引脚悬空 → 改法: CD接10kΩ上拉 ⚠️ 建议: 外部接口增加ESD防护最关键的是发现1HSE晶振电容缺失——这个错误如果带到PCB打样板子回来MCU根本跑不起来。而它恰好是「画完原理图自己看两遍」最容易忽略的问题。为什么因为晶振的负载电容「看起来」像是可有可无的——原理图上不画很多人就觉得「应该内置了吧」。但ST高端系列芯片的HSE振荡器是外部皮尔斯电路没有负载电容就是不起振。五、AI原理图评审的提示词模板这是完整的提示词模板复制到Claude Code或任何大模型对话里就能用请对以下ST高端系列芯片核心板原理图进行设计评审。 按以下清单逐项检查每项给出「通过/发现问题」依据建议。 【电源】 1. 每个VDD引脚VDD1,2,3...是否都有100nF MLCC到GND 2. VCAP1~4是否各接一个2.2µF到GND注意不是100nF 3. VBAT引脚处理方式接VDD或独立电源电容 4. VDDA是否通过磁珠接VDD是否有独立10µF100nF去耦 5. VREF是否有独立去耦 【时钟】 6. HSE晶振HSE晶振引脚是否有匹配的负载电容22pF×2 7. LSE晶振LSE晶振引脚是否有负载电容12pF×2 8. 晶振外壳是否接地 【复位与启动】 9. NRST是否有10kΩ上拉100nF对GND 10. BOOT0是否有明确电平10kΩ下拉→Flash启动 11. PDR_ON是否接VDD使能内部BOR 12. BYPASS_REG是否接GND 【调试接口】 13. SWD接口SWCLK/SWDIO是否有上拉 14. SWO是否需要引出 【外设关键】 15. USB DP是否有1.5kΩ上拉 16. Ethernet PHY的REF_CLK方案确认 17. SD Card CD是否上拉 18. CAN是否有120Ω终端电阻 19. 外部接口是否有ESD防护 格式要求 - 每项: 状态图标 当前情况 设计依据 修改建议 - 状态: ✅通过 / ⚠️建议改进 / 必须修改六、什么时候做原理图评审我现在的习惯是原理图画完第一版 ↓ 自己扫一遍明显的低级错误 ↓ 立即跑AI评审 ← 这里原理图还热乎改起来最快 ↓ 根据AI评审结果修改原理图 ↓ 同事人工review如果有的话 ↓ 定稿 → 导网表 → 开始PCBAI评审放在人工review之前、自己扫一遍之后。这样人工review的时候面对的不是「低级错误一堆」的原理图而是「AI已经筛选过」的版本——同事只需要关注设计意图和架构合理性不需要帮你数电容。总结19条规则AI花了30秒跑完。发现1个严重错误晶振电容和4个改进建议。这30秒的价值是多少如果晶振电容的问题没发现就打了板——重打一次板5片×4层板 约¥200起步外加3-5天等待。如果小批量100片才发现——成本就不可接受了。AI做原理图评审不是在替代人的判断。而是把那些「机械性的、规则明确的、容易遗漏的」检查项交给一个不会累的机器来做。人该做的事情是决策、架构、设计。检查清单这种事让AI来。
