1. 项目概述2023年全国大学生电子设计竞赛H题“信号分离装置”要求参赛队伍实现对叠加信号AB的实时频谱识别、波形分离与同步再生。本系统以MSP432E401Y微控制器为中央调度单元Xilinx Zynq-7020XC7Z020CLG400-2作为高速信号处理与波形生成核心构建了一套具备1 kHz–500 kHz宽频带识别能力、1 kHz频率分辨率、0°–180°连续可调相位差分辨率达1°的闭环信号分离平台。系统最终输出两路独立再生信号A′与B′其幅度、频率、相位均可控且与原始输入信号严格同步无可见漂移或抖动。该设计并非简单信号滤波或数字域重建而是融合了模拟前端调理、高速ADC采样、FPGA实时FFT频谱分析、动态相位对齐机制及高精度DA波形合成等多层级技术。其工程价值在于在未预设信号先验知识的前提下仅通过单次输入的AB叠加波形完成双源信号的无模型解耦并实现物理层同步再生——这一能力对通信信道监测、传感器阵列信号解析、电力谐波溯源等实际场景具有明确的工程映射意义。2. 系统架构与工作原理2.1 整体信号流与功能划分系统采用“感知–分析–再生–校准”四段式闭环架构各模块职责明确且时序强耦合感知层由宽带运放加法器与高速比较器构成负责接收原始AB信号完成电平适配、噪声抑制与边沿整形分析层MSP432E401Y执行低速控制逻辑与参数配置Zynq-7020的PS端运行轻量级FFT频谱识别算法PL端实现高速数据通路与相位对齐状态机再生层Zynq PL端内置双通道波形ROM正弦/三角波经高速DACAD9708或等效器件转换为模拟信号再经后级运放调理输出校准层AD8561比较器输出的1 kHz触发脉冲作为全系统同步基准驱动FPGA内部相位计数器重置确保A′与B′的每个周期起始点均与原始信号上升沿对齐。该架构摒弃了传统锁相环PLL或延迟锁定环DLL的模拟反馈路径转而采用数字域“事件驱动查表补偿”的方式实现亚纳秒级同步精度规避了模拟环路在宽频带下的稳定性难题。2.2 同步机制的核心设计逻辑同步性能是本系统区别于常规信号发生器的关键指标。其核心不依赖于外部时钟源而是将输入信号AB本身作为时间基准触发提取AD8561比较器对AB信号进行过零检测输出干净的1 kHz方波题目给定基频。该信号传播延迟≤7 ns保证边沿抖动低于100 ps相位锚定Zynq PL端部署一个1 GHz计数器由50 MHz晶振经PLL倍频获得每当1 kHz触发脉冲到来计数器值被锁存并清零。此操作将计数器周期强制对齐至输入信号周期波形索引生成波形ROM地址线由该计数器高位直接驱动。例如若ROM深度为1024点则取计数器高10位作为地址确保每个输入周期内ROM被完整遍历一次相位偏移实现B′相位调节通过向地址总线注入固定偏移量Offset实现Addr_B (Addr_A Offset) 0x3FF。Offset由MSP432通过AXI-Lite总线写入FPGA寄存器1°对应Offset2.841024/360经定点数截断后实现整数地址偏移理论相位误差0.35°。该机制使A′与B′的相位关系完全由数字逻辑定义不受温度、电源波动影响且响应速度达单周期级别。3. 硬件电路设计详解3.1 比较器电路AD8561的工程化应用AD8561被选作前端比较器其7 ns传播延迟与±5 V双电源供电能力是满足1 kHz–500 kHz宽频带同步需求的硬性前提。电路设计重点解决三个工程矛盾输入动态范围与噪声容限的平衡输入信号AB峰峰值未知可能低至50 mV或高达3 V。电路采用NE5532构成可编程增益放大器PGA前置增益由MSP432的DAC输出电压控制确保AD8561输入摆幅稳定在±1.2 V内避免饱和失真。门限电压的精确可调性AD8561的COM引脚接可编程门限。MSP432的12位DAC参考电压2.5 V输出经反相加法器与固定偏置2.5 V叠加生成-1.5 V至1.5 V连续可调门限。该设计使比较器对正负半周信号均具备可靠识别能力尤其在小信号或含直流偏置场景下提升鲁棒性。高频信号完整性保障PCB布局严格遵循高速模拟规则AD8561电源引脚就近放置100 nF陶瓷电容10 μF钽电容输入/输出走线长度5 mm阻抗控制50 Ω地平面完整无分割。实测500 kHz方波输出上升时间≤8 ns过冲5%。3.2 加法器电路NE5532的精密运算配置NE5532在此承担双重角色一是将A、B两路原始信号线性叠加为AB二是作为缓冲隔离级消除信号源内阻对比较器输入的影响。电路配置为单位增益同相加法器电阻网络设计采用R1R2Rf10 kΩ标准值满足V_out V_A V_B - V_ref。其中V_ref由MSP432的DAC提供用于注入可控直流偏置便于后续AD采样量化。带宽与压摆率验证NE5532典型单位增益带宽为10 MHz压摆率9 V/μs。对于500 kHz满幅正弦波dv/dt_max ≈ 2π×5e5×1.414×Vpp当Vpp2 V时dv/dt_max≈8.9 V/μs接近器件极限。因此电路中加入RC低通滤波R100 Ω, C100 pF在5 MHz处衰减3 dB有效抑制高频噪声而不影响目标频带。电源去耦强化±15 V供电引脚分别接入10 μF钽电容100 nF陶瓷电容PCB上形成局部低阻抗电源环路实测输出噪声密度5 nV/√Hz10 kHz。3.3 Zynq-7020与高速DAC接口设计Zynq-7020的PL端通过并行总线驱动高速DAC。本设计选用AD9708125 MSPS, 8-bit或兼容器件其接口时序关键参数如下参数要求实现方案数据建立时间≥2 nsFPGA输出寄存器后加一级缓冲器降低输出阻抗数据保持时间≥1 ns时钟沿后延时链精确控制时钟抖动1 ps RMS采用专用时钟驱动芯片如Si5338差分LVDS输出DAC输出经两级运放调理第一级为电流-电压转换I/V采用OPA695GBW1.7 GHz实现低阻抗、宽带宽转换第二级为二阶Butterworth低通滤波fc1 MHz抑制DAC镜像频率。实测输出信号THD-65 dBc100 kHz正弦波。4. 软件与固件设计4.1 MSP432E401Y固件架构MSP432E401Y运行FreeRTOS实时操作系统任务划分如下Task_ADC优先级3配置12位ADC以2 MS/s采样率采集AB信号DMA搬运至环形缓冲区每2048点触发一次FFT任务Task_FFT优先级2调用CMSIS-DSP库的arm_cfft_f32()函数执行2048点复数FFT搜索频谱峰值识别A、B中心频率要求信噪比20 dBTask_UI优先级1解析串口屏指令更新相位偏移量、波形类型正弦/三角、幅度参数并通过SPI向Zynq写入配置字Task_DacCtrl优先级4监控DAC输出状态当检测到输出超限如DAC码值0xFF或0x00持续10ms自动降低PGA增益并告警。所有任务间通过队列与信号量同步中断服务程序ISR仅执行最简操作如DMA标志置位确保实时性。4.2 Zynq-7020软硬件协同设计Zynq采用PS-PL紧耦合架构PS端ARM Cortex-A9运行Linux轻量发行版BuildrootPL端Artix-7 FPGA实现硬逻辑PS端软件编写字符设备驱动/dev/signal_sep提供ioctl接口供用户空间程序读取频谱数据、设置相位参数。应用层使用C语言调用驱动配合Qt串口屏界面实现人机交互。PL端逻辑关键IP核包括axi_dma_0连接PS DDR接收波形数据与配置axis_fft_0Xilinx FFT IP核配置为2048点、流水线模式吞吐率100 MS/sphase_align_fsm自定义状态机接收AD8561触发信号生成波形ROM地址与相位偏移dac_ctrl生成AD9708所需的WR、LDAC、SYNC时序信号。PS与PL通过AXI HP接口高速通信实测配置参数写入延迟500 ns。4.3 频谱识别算法实现细节FFT频谱识别非简单峰值搜索需应对多频点干扰与谐波混淆窗函数选择采用Kaiser窗β8在主瓣宽度与旁瓣衰减间取得平衡500 kHz信号下频率泄露−80 dB峰值插值对FFT结果执行三样条插值将频率分辨率从488 Hz2 MS/s ÷ 4096提升至1 kHz标称值双源判决逻辑若频谱中存在两个主峰且其幅度差15 dB、间隔1 kHz则判定为A、B双源否则视为单源B′输出静音。该逻辑经1000组仿真信号验证误判率0.2%。5. 关键器件选型与BOM分析系统BOM聚焦高性能与工程可靠性关键器件选型依据如下表器件型号选型依据替代建议主控MCUMSP432E401Y48 MHz Cortex-M4F集成12位DAC/ADC低功耗120 μA/MHz支持浮点FFT加速STM32H743需外置DACFPGA SoCXC7Z020CLG400-2双核Cortex-A9 Artix-7 FPGAPL端资源充足85K逻辑单元支持高速AXI互联XC7Z010资源减半需精简逻辑高速比较器AD85617 ns传播延迟±5 V供电轨到轨输出工业级温度范围TLV3501延迟9 ns成本更低音频运放NE5532低噪声5 nV/√Hz高SR9 V/μs成熟可靠成本可控OPA1612噪声更低成本翻倍高速DACAD9708125 MSPS8-bitCMOS接口TQFP封装易焊接DAC90410-bit需调整ROM深度所有器件均采用工业级温度范围−40°C to 85°CPCB选用FR-4 2oz铜厚关键模拟走线下方铺完整地平面电源层分割清晰数字/模拟/高速模拟独立。6. 测试验证与性能实测系统指标通过Keysight DSOX6004A示波器1 GHz带宽与FSW26频谱仪26 GHz联合验证频率识别范围1.001 kHz – 499.999 kHz步进1 kHz全程无漏识。在10 kHz与10.001 kHz双频点输入下频谱分辨率达92 dB远超题目要求的40 dB相位调节精度在100 kHz下设置0°–180°共181点实测平均误差0.27°最大偏差0.41°满足1°分辨率要求同步稳定性A′与A信号在示波器XY模式下显示为一条直线1小时连续观测无可见漂移相位抖动RMS0.18°对应时间抖动1.5 ps信号保真度A′输出100 kHz正弦波THD−68.3 dBcSFDR82 dBcSNR72.5 dB。所有测试均在未校准状态下完成证明设计具备良好的工艺鲁棒性。7. 工程实践注意事项基于实物调试经验总结以下关键实践要点上电时序强制约束必须先施加±15 V模拟电源待NE5532、AD8561供电稳定后约100 ms再供给MSP432E401Y的3.3 V数字电源。此顺序防止运放输出在上电瞬间出现负电压损坏MCU的ADC输入ESD保护二极管高频连接器选型输入/输出端口采用SMA连接器但PCB焊盘至连接器引脚走线长度严格控制在≤8 mm并在连接器外壳与地平面间打6颗过孔直径0.3 mm形成低感抗接地路径。实测500 kHz信号插入损耗0.15 dB散热管理Zynq-7020在满负荷FFT运算时结温可达75°CPCB背面对应位置铺设20 mm×20 mm铜箔散热区并加装微型铝制散热片厚度1.5 mm确保长期运行结温85°CEMI抑制所有高速时钟50 MHz、1 GHz走线包地换层处添加回流地孔DAC输出线全程包地两侧距地线间距≥3WW为线宽电源入口增加π型滤波100 nF 10 μH 100 nF。这些细节虽未见于原理图标注却是系统稳定运行的隐性基石。8. 设计局限性与改进方向本设计在竞赛约束下达成优异性能但存在可优化空间频率上限瓶颈当前500 kHz上限受限于AD8561的输入带宽典型值100 MHz与NE5532的压摆率。若升级为LMH73224.5 GHz GBW与ADA48171 GHz GBW理论上限可拓展至5 MHz相位分辨率限制1°分辨率源于1024点ROM深度。若采用2048点ROM并优化地址映射可将分辨率提升至0.5°但需权衡FPGA资源占用多频点扩展性当前设计仅支持双频分离。若引入更高速ADC如AD96801 GSPS与更大规模FPGAZynq UltraScale可扩展至四频点分离适用于更复杂电磁环境。这些改进均基于现有架构平滑演进无需颠覆性重构。南京邮电大学团队在四天三夜赛程中通过严谨的工程推演、扎实的PCB实现与反复的实测迭代将理论设计转化为可稳定运行的硬件系统。其价值不仅在于获奖更在于提供了一套可复用的宽频带信号分离工程范式——从模拟前端的噪声抑制到数字域的实时频谱解析再到物理层的精确同步再生每一环节都体现着嵌入式硬件工程师对“确定性”的执着追求。
宽频带信号分离与同步再生系统设计
1. 项目概述2023年全国大学生电子设计竞赛H题“信号分离装置”要求参赛队伍实现对叠加信号AB的实时频谱识别、波形分离与同步再生。本系统以MSP432E401Y微控制器为中央调度单元Xilinx Zynq-7020XC7Z020CLG400-2作为高速信号处理与波形生成核心构建了一套具备1 kHz–500 kHz宽频带识别能力、1 kHz频率分辨率、0°–180°连续可调相位差分辨率达1°的闭环信号分离平台。系统最终输出两路独立再生信号A′与B′其幅度、频率、相位均可控且与原始输入信号严格同步无可见漂移或抖动。该设计并非简单信号滤波或数字域重建而是融合了模拟前端调理、高速ADC采样、FPGA实时FFT频谱分析、动态相位对齐机制及高精度DA波形合成等多层级技术。其工程价值在于在未预设信号先验知识的前提下仅通过单次输入的AB叠加波形完成双源信号的无模型解耦并实现物理层同步再生——这一能力对通信信道监测、传感器阵列信号解析、电力谐波溯源等实际场景具有明确的工程映射意义。2. 系统架构与工作原理2.1 整体信号流与功能划分系统采用“感知–分析–再生–校准”四段式闭环架构各模块职责明确且时序强耦合感知层由宽带运放加法器与高速比较器构成负责接收原始AB信号完成电平适配、噪声抑制与边沿整形分析层MSP432E401Y执行低速控制逻辑与参数配置Zynq-7020的PS端运行轻量级FFT频谱识别算法PL端实现高速数据通路与相位对齐状态机再生层Zynq PL端内置双通道波形ROM正弦/三角波经高速DACAD9708或等效器件转换为模拟信号再经后级运放调理输出校准层AD8561比较器输出的1 kHz触发脉冲作为全系统同步基准驱动FPGA内部相位计数器重置确保A′与B′的每个周期起始点均与原始信号上升沿对齐。该架构摒弃了传统锁相环PLL或延迟锁定环DLL的模拟反馈路径转而采用数字域“事件驱动查表补偿”的方式实现亚纳秒级同步精度规避了模拟环路在宽频带下的稳定性难题。2.2 同步机制的核心设计逻辑同步性能是本系统区别于常规信号发生器的关键指标。其核心不依赖于外部时钟源而是将输入信号AB本身作为时间基准触发提取AD8561比较器对AB信号进行过零检测输出干净的1 kHz方波题目给定基频。该信号传播延迟≤7 ns保证边沿抖动低于100 ps相位锚定Zynq PL端部署一个1 GHz计数器由50 MHz晶振经PLL倍频获得每当1 kHz触发脉冲到来计数器值被锁存并清零。此操作将计数器周期强制对齐至输入信号周期波形索引生成波形ROM地址线由该计数器高位直接驱动。例如若ROM深度为1024点则取计数器高10位作为地址确保每个输入周期内ROM被完整遍历一次相位偏移实现B′相位调节通过向地址总线注入固定偏移量Offset实现Addr_B (Addr_A Offset) 0x3FF。Offset由MSP432通过AXI-Lite总线写入FPGA寄存器1°对应Offset2.841024/360经定点数截断后实现整数地址偏移理论相位误差0.35°。该机制使A′与B′的相位关系完全由数字逻辑定义不受温度、电源波动影响且响应速度达单周期级别。3. 硬件电路设计详解3.1 比较器电路AD8561的工程化应用AD8561被选作前端比较器其7 ns传播延迟与±5 V双电源供电能力是满足1 kHz–500 kHz宽频带同步需求的硬性前提。电路设计重点解决三个工程矛盾输入动态范围与噪声容限的平衡输入信号AB峰峰值未知可能低至50 mV或高达3 V。电路采用NE5532构成可编程增益放大器PGA前置增益由MSP432的DAC输出电压控制确保AD8561输入摆幅稳定在±1.2 V内避免饱和失真。门限电压的精确可调性AD8561的COM引脚接可编程门限。MSP432的12位DAC参考电压2.5 V输出经反相加法器与固定偏置2.5 V叠加生成-1.5 V至1.5 V连续可调门限。该设计使比较器对正负半周信号均具备可靠识别能力尤其在小信号或含直流偏置场景下提升鲁棒性。高频信号完整性保障PCB布局严格遵循高速模拟规则AD8561电源引脚就近放置100 nF陶瓷电容10 μF钽电容输入/输出走线长度5 mm阻抗控制50 Ω地平面完整无分割。实测500 kHz方波输出上升时间≤8 ns过冲5%。3.2 加法器电路NE5532的精密运算配置NE5532在此承担双重角色一是将A、B两路原始信号线性叠加为AB二是作为缓冲隔离级消除信号源内阻对比较器输入的影响。电路配置为单位增益同相加法器电阻网络设计采用R1R2Rf10 kΩ标准值满足V_out V_A V_B - V_ref。其中V_ref由MSP432的DAC提供用于注入可控直流偏置便于后续AD采样量化。带宽与压摆率验证NE5532典型单位增益带宽为10 MHz压摆率9 V/μs。对于500 kHz满幅正弦波dv/dt_max ≈ 2π×5e5×1.414×Vpp当Vpp2 V时dv/dt_max≈8.9 V/μs接近器件极限。因此电路中加入RC低通滤波R100 Ω, C100 pF在5 MHz处衰减3 dB有效抑制高频噪声而不影响目标频带。电源去耦强化±15 V供电引脚分别接入10 μF钽电容100 nF陶瓷电容PCB上形成局部低阻抗电源环路实测输出噪声密度5 nV/√Hz10 kHz。3.3 Zynq-7020与高速DAC接口设计Zynq-7020的PL端通过并行总线驱动高速DAC。本设计选用AD9708125 MSPS, 8-bit或兼容器件其接口时序关键参数如下参数要求实现方案数据建立时间≥2 nsFPGA输出寄存器后加一级缓冲器降低输出阻抗数据保持时间≥1 ns时钟沿后延时链精确控制时钟抖动1 ps RMS采用专用时钟驱动芯片如Si5338差分LVDS输出DAC输出经两级运放调理第一级为电流-电压转换I/V采用OPA695GBW1.7 GHz实现低阻抗、宽带宽转换第二级为二阶Butterworth低通滤波fc1 MHz抑制DAC镜像频率。实测输出信号THD-65 dBc100 kHz正弦波。4. 软件与固件设计4.1 MSP432E401Y固件架构MSP432E401Y运行FreeRTOS实时操作系统任务划分如下Task_ADC优先级3配置12位ADC以2 MS/s采样率采集AB信号DMA搬运至环形缓冲区每2048点触发一次FFT任务Task_FFT优先级2调用CMSIS-DSP库的arm_cfft_f32()函数执行2048点复数FFT搜索频谱峰值识别A、B中心频率要求信噪比20 dBTask_UI优先级1解析串口屏指令更新相位偏移量、波形类型正弦/三角、幅度参数并通过SPI向Zynq写入配置字Task_DacCtrl优先级4监控DAC输出状态当检测到输出超限如DAC码值0xFF或0x00持续10ms自动降低PGA增益并告警。所有任务间通过队列与信号量同步中断服务程序ISR仅执行最简操作如DMA标志置位确保实时性。4.2 Zynq-7020软硬件协同设计Zynq采用PS-PL紧耦合架构PS端ARM Cortex-A9运行Linux轻量发行版BuildrootPL端Artix-7 FPGA实现硬逻辑PS端软件编写字符设备驱动/dev/signal_sep提供ioctl接口供用户空间程序读取频谱数据、设置相位参数。应用层使用C语言调用驱动配合Qt串口屏界面实现人机交互。PL端逻辑关键IP核包括axi_dma_0连接PS DDR接收波形数据与配置axis_fft_0Xilinx FFT IP核配置为2048点、流水线模式吞吐率100 MS/sphase_align_fsm自定义状态机接收AD8561触发信号生成波形ROM地址与相位偏移dac_ctrl生成AD9708所需的WR、LDAC、SYNC时序信号。PS与PL通过AXI HP接口高速通信实测配置参数写入延迟500 ns。4.3 频谱识别算法实现细节FFT频谱识别非简单峰值搜索需应对多频点干扰与谐波混淆窗函数选择采用Kaiser窗β8在主瓣宽度与旁瓣衰减间取得平衡500 kHz信号下频率泄露−80 dB峰值插值对FFT结果执行三样条插值将频率分辨率从488 Hz2 MS/s ÷ 4096提升至1 kHz标称值双源判决逻辑若频谱中存在两个主峰且其幅度差15 dB、间隔1 kHz则判定为A、B双源否则视为单源B′输出静音。该逻辑经1000组仿真信号验证误判率0.2%。5. 关键器件选型与BOM分析系统BOM聚焦高性能与工程可靠性关键器件选型依据如下表器件型号选型依据替代建议主控MCUMSP432E401Y48 MHz Cortex-M4F集成12位DAC/ADC低功耗120 μA/MHz支持浮点FFT加速STM32H743需外置DACFPGA SoCXC7Z020CLG400-2双核Cortex-A9 Artix-7 FPGAPL端资源充足85K逻辑单元支持高速AXI互联XC7Z010资源减半需精简逻辑高速比较器AD85617 ns传播延迟±5 V供电轨到轨输出工业级温度范围TLV3501延迟9 ns成本更低音频运放NE5532低噪声5 nV/√Hz高SR9 V/μs成熟可靠成本可控OPA1612噪声更低成本翻倍高速DACAD9708125 MSPS8-bitCMOS接口TQFP封装易焊接DAC90410-bit需调整ROM深度所有器件均采用工业级温度范围−40°C to 85°CPCB选用FR-4 2oz铜厚关键模拟走线下方铺完整地平面电源层分割清晰数字/模拟/高速模拟独立。6. 测试验证与性能实测系统指标通过Keysight DSOX6004A示波器1 GHz带宽与FSW26频谱仪26 GHz联合验证频率识别范围1.001 kHz – 499.999 kHz步进1 kHz全程无漏识。在10 kHz与10.001 kHz双频点输入下频谱分辨率达92 dB远超题目要求的40 dB相位调节精度在100 kHz下设置0°–180°共181点实测平均误差0.27°最大偏差0.41°满足1°分辨率要求同步稳定性A′与A信号在示波器XY模式下显示为一条直线1小时连续观测无可见漂移相位抖动RMS0.18°对应时间抖动1.5 ps信号保真度A′输出100 kHz正弦波THD−68.3 dBcSFDR82 dBcSNR72.5 dB。所有测试均在未校准状态下完成证明设计具备良好的工艺鲁棒性。7. 工程实践注意事项基于实物调试经验总结以下关键实践要点上电时序强制约束必须先施加±15 V模拟电源待NE5532、AD8561供电稳定后约100 ms再供给MSP432E401Y的3.3 V数字电源。此顺序防止运放输出在上电瞬间出现负电压损坏MCU的ADC输入ESD保护二极管高频连接器选型输入/输出端口采用SMA连接器但PCB焊盘至连接器引脚走线长度严格控制在≤8 mm并在连接器外壳与地平面间打6颗过孔直径0.3 mm形成低感抗接地路径。实测500 kHz信号插入损耗0.15 dB散热管理Zynq-7020在满负荷FFT运算时结温可达75°CPCB背面对应位置铺设20 mm×20 mm铜箔散热区并加装微型铝制散热片厚度1.5 mm确保长期运行结温85°CEMI抑制所有高速时钟50 MHz、1 GHz走线包地换层处添加回流地孔DAC输出线全程包地两侧距地线间距≥3WW为线宽电源入口增加π型滤波100 nF 10 μH 100 nF。这些细节虽未见于原理图标注却是系统稳定运行的隐性基石。8. 设计局限性与改进方向本设计在竞赛约束下达成优异性能但存在可优化空间频率上限瓶颈当前500 kHz上限受限于AD8561的输入带宽典型值100 MHz与NE5532的压摆率。若升级为LMH73224.5 GHz GBW与ADA48171 GHz GBW理论上限可拓展至5 MHz相位分辨率限制1°分辨率源于1024点ROM深度。若采用2048点ROM并优化地址映射可将分辨率提升至0.5°但需权衡FPGA资源占用多频点扩展性当前设计仅支持双频分离。若引入更高速ADC如AD96801 GSPS与更大规模FPGAZynq UltraScale可扩展至四频点分离适用于更复杂电磁环境。这些改进均基于现有架构平滑演进无需颠覆性重构。南京邮电大学团队在四天三夜赛程中通过严谨的工程推演、扎实的PCB实现与反复的实测迭代将理论设计转化为可稳定运行的硬件系统。其价值不仅在于获奖更在于提供了一套可复用的宽频带信号分离工程范式——从模拟前端的噪声抑制到数字域的实时频谱解析再到物理层的精确同步再生每一环节都体现着嵌入式硬件工程师对“确定性”的执着追求。
