转载链接DRAM原理-Storage Cell_dram precharge工作原理-CSDN博客1. Storage CapacitorDRAM Storage Cell 使用 Storage Capacitor 来存储 Bit 信息。从原理层面上看一个最简单的存储一个 Bit 信息的 DRAM Storage Cell 的结构如下图所示由以下 4 个部分组成Storage Capacitor即存储电容 (通常为10fF ~ 30fF)它通过存储在其中的电荷的多和少或者说电容两端电压差的高和低来表示逻辑上的 1 和 0。Access Transistor即访问晶体管它的导通和截止决定了允许或禁止对 Storage Capacitor 所存储的信息的读取和改写。Wordline即字线它决定了 Access Transistor 的导通或者截止。Bitline即位线它是外界访问 Storage Capacitor 的唯一通道当 Access Transistor 导通后外界可以通过 Bitline 对 Storage Capacitor 进行读取或者写入操作。Storage Capacitor 的 Common 端接在 Vcc/2。当 Storage Capacitor 存储的信息为 1 时另一端电压为 Vcc此时其所存储的电荷Q Vcc/2 / C当 Storage Capacitor 存储的信息为 0 时另一端电压为 0此时其所存储的电荷Q -Vcc/2 / C1.1 数据读写原理从上面的结构图 上分析我们可以很容易的推测出 DRAM Storage Cell 的数据读写流程读数据时Wordline 设为逻辑高电平打开 Access Transistor然后读取 Bitline 上的状态写数据时先把要写入的电平状态设定到 Bitline 上然后打开 Access Transistor通过 Bitline 改变 Storage Capacitor 内部的状态。然而在具体实现上如果按照上面的流程对 DRAM Storage Cell 进行读写会遇到以下的问题外界的逻辑电平与 Storage Capacitor 的电平不匹配由于 Bitline 的电容值会到几百fF的量级比 Storage Capacitor 要大的多通常为 10 倍以上当 Access Transistor 导通后如果 Storage Capacitor 存储的信息为 1 时Bitline 电压变化非常小电容分压cell里面的小电容不足以把wordline上的电压拉偏。外界电路无法直接通过 Bitline 来读取 Storage Capacitor 所存储的信息。进行一次读取操作后Storage Capacitor 存储的电荷会变化在进行一次读取操作的过程中Access Transistor 导通后由于 Bitline 和 Storage Capacitor 端的电压不一致会导致 Storage Capacitor 中存储的电荷量被改变。最终可能会导致在下一次读取操作过程中无法正确的判断 Storage Capacitor 内存储的信息。由于 Capacitor 的物理特性即使不进行读写操作其所存储的电荷都会慢慢变少这个特性要求 DRAM 在没有读写操作时也要主动对 Storage Capacitor 进行电荷恢复的操作。为解决上述的问题DRAM 在设计上引入了Differential Sense Amplifier。2. Differential Sense AmplifierDifferential Sense Amplifier 包含Sensing Circuit和Voltage Equalization Circuit两个主要部分。它主要的 功能就是将 Storage Capacitor 存储的信息转换为逻辑 1 或者 0 所对应的电压并且呈现到 Bitline 上。同时在完成一次读取操作后通过 Bitline 将 Storage Capacitor 中的电荷恢复到读取之前的状态。在后面的小节中我们通过完整的数据读取和写入过程来了解 Differential Sense Amplifier 工作原理。Voltage Equalization Circuit: 这里用来给bitline位线实现预充电到VCC/2的电平位线上电容比较大需要用比较强的驱动能力把bitline和/bitline同时驱动到VCC/2的电平上Sensing Circuit: 对bitline 位线充电当打开access transistor之后cell上的电荷会同bitline上的电荷做交换在bitline上行程一个轻微的电压偏移 sensing circuit的部分是用于实现对这个微小的电压 放大并锁存2.1 Read Operation一个完整的 Read Operation 包含了Precharge、Access、Sense、Restore 四个阶段。后续的小节中将描述从 Storage Capacitor 读取 Bit 1 的完整过程。2.1.1 Precharge在这个阶段首先会通过控制 EQ 信号让 Te1、Te2、Te3 晶体管处于导通状态将 Bitline 和 /Bitline 线上的电压稳定在 Vref 上,Vref Vcc/2。然后进入到下一个阶段。(这个时候需要把Te1, Te2, Te3关闭不然在后面accesssense的时候会有问题)2.1.2 Access经过 Precharge 阶段 Bitline 和 /Bitline 线上的电压已经稳定在 Vref 上了此时通过控制 Wordline 信号将 Ta 晶体管导通。Storage Capacitor 中存储正电荷会流向 Bitline继而将 Bitline 的电压拉升到 Vref。然后进入到下一个阶段。2.1.3 Sense由于在 Access 阶段Bitline 的电压被拉升到 VrefTn2 会比 Tn1 更具导通性Tp1 则会比 Tp2 更具导通性。此时SAN (Sense-Amplifier N-Fet Control) 会被设定为逻辑 0 的电压SAP (Sense-Amplifier P-Fet Control) 则会被设定为逻辑 1 的电压即 Vcc。由于 Tn2 会比 Tn1 更具导通性/Bitline 上的电压会更快被 SAN 拉到逻辑 0 电压同理Bitline 上的电压也会更快被 SAP 拉到逻辑 1 电压。接着 Tp1 和 Tn2 进入导通状态Tp2 和 Tn1 进入截止状态。最后Bitline 和 /Bitline 的电压都进入稳定状态正确的呈现了 Storage Capacitor 所存储的信息 Bit。2.1.4 Restore在完成 Sense 阶段的操作后Bitline 线处于稳定的逻辑 1 电压 Vcc此时 Bitline 会对 Storage Capacitor 进行充电。经过特定的时间后Storage Capacitor 的电荷就可以恢复到读取操作前的状态。 -- 锁存的作用本质还是由于bitline上的电容比较大需要比较强的驱动能力使用互补锁存器可以降bitline上的数据给强制push到逻辑1或者逻辑0最后通过 CSL 信号让 Tc1 和 Tc2 进入导通状态外界就可以从 Bitline 上读取到具体的信息。CSL上用的电平应该是要比cell里面的电压高的比如cell是1.35V的为了让Tc1, Tc2 能够稳定开通应该需要大于1.35V的电压2.1.5 Timing整个 Read Operation 的时序如下图所示其中的 Vcc 即为逻辑 1 所对应的电压Gnd 为逻辑 0。3. Write OperationWrite Operation 的前期流程和 Read Operation 是一样的执行 Precharge、Access、Sense 和 Restore 操作。差异在于在 Restore 阶段后还会进行 Write Recovery 操作。3.1 Write Recovery在 Write Recovery 阶段时通过控制 WE (Write Enable) 信号让 Tw1 和 Tw2 进入导通状态。此时Bitline 会被 input 拉到逻辑 0 电平/Bitline 则会被 /input 拉到逻辑 1 电平。经过特定的时间后当 Storage Capacitor 的电荷被 Discharge 到 0 状态时就可以通过控制 Wordline将 Storage Capacitor 的 Access Transistor 截止写入 0 的操作就完成了。
DRAM 内部电路以及读写对应的内部电路工作机理
转载链接DRAM原理-Storage Cell_dram precharge工作原理-CSDN博客1. Storage CapacitorDRAM Storage Cell 使用 Storage Capacitor 来存储 Bit 信息。从原理层面上看一个最简单的存储一个 Bit 信息的 DRAM Storage Cell 的结构如下图所示由以下 4 个部分组成Storage Capacitor即存储电容 (通常为10fF ~ 30fF)它通过存储在其中的电荷的多和少或者说电容两端电压差的高和低来表示逻辑上的 1 和 0。Access Transistor即访问晶体管它的导通和截止决定了允许或禁止对 Storage Capacitor 所存储的信息的读取和改写。Wordline即字线它决定了 Access Transistor 的导通或者截止。Bitline即位线它是外界访问 Storage Capacitor 的唯一通道当 Access Transistor 导通后外界可以通过 Bitline 对 Storage Capacitor 进行读取或者写入操作。Storage Capacitor 的 Common 端接在 Vcc/2。当 Storage Capacitor 存储的信息为 1 时另一端电压为 Vcc此时其所存储的电荷Q Vcc/2 / C当 Storage Capacitor 存储的信息为 0 时另一端电压为 0此时其所存储的电荷Q -Vcc/2 / C1.1 数据读写原理从上面的结构图 上分析我们可以很容易的推测出 DRAM Storage Cell 的数据读写流程读数据时Wordline 设为逻辑高电平打开 Access Transistor然后读取 Bitline 上的状态写数据时先把要写入的电平状态设定到 Bitline 上然后打开 Access Transistor通过 Bitline 改变 Storage Capacitor 内部的状态。然而在具体实现上如果按照上面的流程对 DRAM Storage Cell 进行读写会遇到以下的问题外界的逻辑电平与 Storage Capacitor 的电平不匹配由于 Bitline 的电容值会到几百fF的量级比 Storage Capacitor 要大的多通常为 10 倍以上当 Access Transistor 导通后如果 Storage Capacitor 存储的信息为 1 时Bitline 电压变化非常小电容分压cell里面的小电容不足以把wordline上的电压拉偏。外界电路无法直接通过 Bitline 来读取 Storage Capacitor 所存储的信息。进行一次读取操作后Storage Capacitor 存储的电荷会变化在进行一次读取操作的过程中Access Transistor 导通后由于 Bitline 和 Storage Capacitor 端的电压不一致会导致 Storage Capacitor 中存储的电荷量被改变。最终可能会导致在下一次读取操作过程中无法正确的判断 Storage Capacitor 内存储的信息。由于 Capacitor 的物理特性即使不进行读写操作其所存储的电荷都会慢慢变少这个特性要求 DRAM 在没有读写操作时也要主动对 Storage Capacitor 进行电荷恢复的操作。为解决上述的问题DRAM 在设计上引入了Differential Sense Amplifier。2. Differential Sense AmplifierDifferential Sense Amplifier 包含Sensing Circuit和Voltage Equalization Circuit两个主要部分。它主要的 功能就是将 Storage Capacitor 存储的信息转换为逻辑 1 或者 0 所对应的电压并且呈现到 Bitline 上。同时在完成一次读取操作后通过 Bitline 将 Storage Capacitor 中的电荷恢复到读取之前的状态。在后面的小节中我们通过完整的数据读取和写入过程来了解 Differential Sense Amplifier 工作原理。Voltage Equalization Circuit: 这里用来给bitline位线实现预充电到VCC/2的电平位线上电容比较大需要用比较强的驱动能力把bitline和/bitline同时驱动到VCC/2的电平上Sensing Circuit: 对bitline 位线充电当打开access transistor之后cell上的电荷会同bitline上的电荷做交换在bitline上行程一个轻微的电压偏移 sensing circuit的部分是用于实现对这个微小的电压 放大并锁存2.1 Read Operation一个完整的 Read Operation 包含了Precharge、Access、Sense、Restore 四个阶段。后续的小节中将描述从 Storage Capacitor 读取 Bit 1 的完整过程。2.1.1 Precharge在这个阶段首先会通过控制 EQ 信号让 Te1、Te2、Te3 晶体管处于导通状态将 Bitline 和 /Bitline 线上的电压稳定在 Vref 上,Vref Vcc/2。然后进入到下一个阶段。(这个时候需要把Te1, Te2, Te3关闭不然在后面accesssense的时候会有问题)2.1.2 Access经过 Precharge 阶段 Bitline 和 /Bitline 线上的电压已经稳定在 Vref 上了此时通过控制 Wordline 信号将 Ta 晶体管导通。Storage Capacitor 中存储正电荷会流向 Bitline继而将 Bitline 的电压拉升到 Vref。然后进入到下一个阶段。2.1.3 Sense由于在 Access 阶段Bitline 的电压被拉升到 VrefTn2 会比 Tn1 更具导通性Tp1 则会比 Tp2 更具导通性。此时SAN (Sense-Amplifier N-Fet Control) 会被设定为逻辑 0 的电压SAP (Sense-Amplifier P-Fet Control) 则会被设定为逻辑 1 的电压即 Vcc。由于 Tn2 会比 Tn1 更具导通性/Bitline 上的电压会更快被 SAN 拉到逻辑 0 电压同理Bitline 上的电压也会更快被 SAP 拉到逻辑 1 电压。接着 Tp1 和 Tn2 进入导通状态Tp2 和 Tn1 进入截止状态。最后Bitline 和 /Bitline 的电压都进入稳定状态正确的呈现了 Storage Capacitor 所存储的信息 Bit。2.1.4 Restore在完成 Sense 阶段的操作后Bitline 线处于稳定的逻辑 1 电压 Vcc此时 Bitline 会对 Storage Capacitor 进行充电。经过特定的时间后Storage Capacitor 的电荷就可以恢复到读取操作前的状态。 -- 锁存的作用本质还是由于bitline上的电容比较大需要比较强的驱动能力使用互补锁存器可以降bitline上的数据给强制push到逻辑1或者逻辑0最后通过 CSL 信号让 Tc1 和 Tc2 进入导通状态外界就可以从 Bitline 上读取到具体的信息。CSL上用的电平应该是要比cell里面的电压高的比如cell是1.35V的为了让Tc1, Tc2 能够稳定开通应该需要大于1.35V的电压2.1.5 Timing整个 Read Operation 的时序如下图所示其中的 Vcc 即为逻辑 1 所对应的电压Gnd 为逻辑 0。3. Write OperationWrite Operation 的前期流程和 Read Operation 是一样的执行 Precharge、Access、Sense 和 Restore 操作。差异在于在 Restore 阶段后还会进行 Write Recovery 操作。3.1 Write Recovery在 Write Recovery 阶段时通过控制 WE (Write Enable) 信号让 Tw1 和 Tw2 进入导通状态。此时Bitline 会被 input 拉到逻辑 0 电平/Bitline 则会被 /input 拉到逻辑 1 电平。经过特定的时间后当 Storage Capacitor 的电荷被 Discharge 到 0 状态时就可以通过控制 Wordline将 Storage Capacitor 的 Access Transistor 截止写入 0 的操作就完成了。
