AI写Verilog为什么老出错？接上仿真器就不一样了

让AI直接生成Verilog现在的效果确实不稳定。大模型的能力强弱很大程度上取决于训练数据的规模和质量。Python代码在GitHub上的存量是Verilog的几十上百倍加上Python有大量教程、讨论、Stack Overflow问答模型见过的例子足够多理解也足够深。Verilog就没这个待遇了。HDL代码本来就少开源项目里质量参差不齐模型学到的东西自然不可靠。具体表现是什么样让AI写一个带异步复位的D触发器大概率没问题。但稍微复杂一点比如带使能信号的多级流水线或者跨时钟域的握手逻辑生成出来的代码里经常出现这类问题