硅片集成扇出技术SWIFT®设计是一种面向应用处理器AP的先进扇出型晶圆级封装FOWLP方法具有外形尺寸小、图形密度高和三维堆叠的特点——通常将内存顶部封装堆叠在AP底部封装之上。FOWLP在封装体积和厚度两方面均具有实现显著小型化的巨大潜力。其主要优势包括无基板封装、热阻低以及射频RF性能优异这得益于采用薄膜金属化实现的短互连而非引线键合或倒装芯片bump从而产生低寄生效应。在堆叠封装PoP中传统层压有机基板已达到设计密度极限而SWIFT封装可对其进行替代。FOWLP具有诸多显著优势。首先它减小了包括封装z向高度在内的外形尺寸。封装厚度对信号完整性和电源完整性具有关键影响因为随着封装高度的变化传导路径也会发生改变。与同类层压技术相比SWIFT封装的厚度减少了约30%因此实现了大幅改进。其次它能够提供更精细的图形可支持高达2/2um宽度/间距的超高布线密度从而增加了输入/输出I/O数量并维持了走线之间的间距。如表I所示有机中介层PoP与SWIFT PoP的设计规则存在巨大差异尤其是在过孔、走线和介质厚度方面这些参数能够将大量I/O从芯片路由至球栅阵列BGA或内存。由于过孔尺寸减小至20um金属间间距可进一步加宽并且可在信号走线之间添加更多微过孔这有助于缓解串扰问题。然而FOWLP和SWIFT封装并不能保证一定改善串扰问题因为信号走线宽度/间距W/S和过孔的大幅减小会导致信号之间的间距相应缩小反而可能加剧串扰。因此必须在预制造阶段确定最佳设计规则和结构。此外接地防护走线以及在接地防护走线上添加接地过孔可缓解串扰问题许多研究人员已在有机基板中采用了这一方法。分析了适用于SWIFT封装的有机基板设计规则并提出了用于抑制串扰的最佳设计技术。串扰效应会显著降低信号质量进而影响晶圆级封装的信号完整性。如果在双倍数据速率DDR和高带宽内存HBM等高速通道上串扰效应严重可能会导致数据传输失败。因此应在预制造过程中对串扰效应进行预估并通过频域分析预估来验证信号性能。表I PoP结构对比表电路建模两条导体之间的串扰取决于它们的互感和互容。在高速单端内存通道或串行器/解串器SerDes等数字信号中感性串扰与容性串扰相当或更大。因此下面主要讨论感性耦合机制。集总电路的互感耦合考虑返回信号电流会产生磁场这些磁场进而在其他电路走线上感应出电压。假设随着两条走线之间间距的增加互感串扰也会减小因此可通过在信号旁边添加共面接地导带并减小介质厚度来实现图1展示了串扰与H和D的比值关系其中H表示介质厚度D表示走线间距及其接地防护走线。因此可通过走线间距和介质厚度来控制串扰效应。常数K取决于电路上升时间和干扰走线的长度且始终小于1。图1. 显示串扰的两条走线的横截面。为简化分析图2a展示了从芯片bump到顶部BGA或内存的两条平行微带线的电路模型图2b展示了两条平行微带线之间带有接地防护走线的电路模型。在接地防护走线上添加了接地过孔以评估接地过孔的效益。图2. a从芯片bump到顶部BGA的两条耦合传输线b两条信号之间带有接地防护走线的耦合传输线。图形布局基础在进行实际设计分析之前基于公式1选取了SWIFT封装理想环境下的简化初步布局以验证与接地防护走线、过孔和走线间距相关的串扰性能。在理想环境中如图4所示信号走线间距更宽且在走线两端设置接地过孔时近端串扰NEXT和远端串扰FEXT的串扰噪声最低不同方案之间的结果差异在10GHz时最大可达37dB。由于图4a中方案2和方案4的NEXT串扰水平相近因此接地防护走线预计将在抑制串扰方面发挥重要作用。此外尽管图3中方案4的走线间距比方案2更宽但图4b中方案2的FEXT性能优于方案4。因此基于图4中NEXT和FEXT的结果这些走线布局成为了实际走线图形设计的基础。图3. 简化布局a方案1、b方案2、c方案3、d方案4。设计的频域分析图5展示了不同的实际设计和建模配置设置用于评估从干扰线到受害线的串扰。各种配置的关键参数是微带线结构中从芯片焊盘到顶部内存BGA的走线间距这是图6所示PoP结构中最严苛的连接条件。图4. 理想环境下的S参数分析aNEXT、bFEXT。图5. a方案1带有接地防护走线的一对信号b方案2带有厚防护走线和过孔的一对信号c方案3带有防护走线和过孔的单条信号d方案4带有防护走线但无过孔的单条信号e方案5带有防护走线的单条信号。图6. 从芯片bump到顶部内存BGA的信号走线路由。图5a中的设计是在重分布层RDL1中一对单端信号围绕接地防护走线布置以容纳多个I/O而图5b展示了一对单端信号周围设有带过孔的接地防护走线。图5c中的布局是每条单条信号走线都配有接地防护走线和过孔但I/O数量最少预计将实现最佳的串扰抑制效果。图5d中的设计与图5c类似但移除了信号之间的接地过孔以测量无接地过孔时的串扰相关性。在图5e中每条单条信号走线都配有接地防护走线但无过孔。实验结果与讨论A. 重分布层RDL走线图案变化图7展示了不同走线布局和图案在不同频率下的NEXT和FEXT特性对比结果。图7. S参数aNEXT、bFEXT。对比图7中五种方案的NEXT和FEXT结果可以发现图5c中的方案3带有接地防护走线和过孔的单条信号实现了最佳的串扰改善效果而方案1和方案2的效果最差因为干扰信号和受害信号之间的间距最近。方案2图5b与方案1图5a相比未显示任何改善这是因为该模型中由于未保持足够的信号间距串扰本已恶化添加接地过孔并未起到作用。然而与方案3相比方案4图5d中移除接地过孔导致串扰恶化。方案5图5e取得了与方案3相近的良好串扰结果。接地防护走线有助于消除额外噪声耦合到受害线的可能性将接地防护走线的末端短接到接地平面可减少沿接地防护走线出现的NEXT噪声。此外通过对比图7b中方案3和方案4的FEXT结果可以看出添加接地过孔能够降低FEXT噪声。如表II所示方案3的串扰噪声水平最低但需要较大的基板面积这意味着由于每条信号走线和接地防护走线需要65um的间距信号走线无法路由大量信号。因此选择了方案5作为设计权衡方案其串扰噪声水平与方案3相近且能够实现更高密度的布线是一种切实可行的布局。表II 布局的串扰对比表B. 聚酰亚胺PI厚度变化研究了7um和35um两种介质厚度这是该领域最常用的介质厚度。图8展示了在10GHz下使用二维场求解器模拟的边缘场其中厚聚酰亚胺PI版本增加了两条信号之间的耦合。当信号走线和bump焊盘间距固定时使用薄PI版本能够减少信号之间的噪声耦合。图8. a7umPI厚度下的电场b7umPI厚度下的磁场c35umPI厚度下的电场d35umPI厚度下的磁场。表III展示了7um和35umPI厚度的结果对比。35umPI版本的串扰结果更差尤其是方案1和方案2信号间距窄且无接地防护走线的FEXT。信号之间带有接地防护走线的方案3和方案5受PI厚度变化的影响较小。表III中“差值Δ”表示每种介质厚度下方案1至方案5的NEXT和FEXT的最差结果与最佳结果之间的差异。如图9所示35um介质厚度下各方案的串扰结果偏差大于7um版本且这种偏差也可能随介电常数的变化而变化。使用介电常数更低的介质材料NEXT和FEXT均可降低2至3dB。薄介质版本应是抗串扰结构。表III 10GHz下不同PI厚度的布局对比表图9. 35um PI厚度下的S参数aNEXT、bFEXT。C. 带开路短截线的防护走线接地防护走线有助于抑制串扰噪声因此开展了额外研究以探究带开路短截线的防护走线对串扰的影响——因为在SWIFT封装中它可能会降低耦合微带线的性能。图10. a开路短截线接地防护b全路由接地防护。在实际SWIFT封装中由于高I/O密度要求窄bump间距通常会设置带开路短截线的防护走线图10a。图10b显示在设计权衡方案中与图10a相比采用2至5um的走线宽度/间距和10um的信号走线宽度/间距作为全局规则对接地防护走线进行了完整路由——因为SWIFT封装能够实现精细的走线图形和过孔。图11展示了开路短截线模型与全接地防护模型的对比。这些设计几乎完全相同唯一的区别在于图10所示的防护走线布局。图10a中全接地防护模型相较于开路短截线模型实现了显著的性能提升。因此如果实际布局条件限制只能添加防护走线建议插入局部窄走线以避免接地短截线。图11. 开路短截线与全防护走线模型的S参数对比aNEXT、bFEXT测量结果。D. bump图形图12展示了两种不同的bump图形用于研究信号bump焊盘分布的影响。测试结构的唯一区别在于接地bump焊盘周围的bump图形。图12. 信号间耦合a直列bump、b交错bump图形。图13a和b对比了两种bump焊盘图形在不同频率下的NEXT和FEXT特性。交错bump焊盘图形在NEXT和FEXT方面均略优于直列图形。当频率超过7.5GHz时直列bump焊盘图形的NEXT和FEXT更低但开始出现谐振现象随着频率的增加两种bump焊盘图形的对比变得略微复杂。因此根据图13中对串扰的总体观察SWIFT封装的特性可能会因其层叠结构配置而变化但如果信号被接地防护走线完全包围无论接地防护走线的宽度和接地过孔如何则受bump图形组合的影响较小。图13. 直列和交错bump图形的S参数对比aNEXT、bFEXT。分析讨论上面分析了多种SWIFT封装布局模型旨在通过公式1对简单串扰进行预估从而定义最佳无串扰设计。对重分布层RDL走线图案变化进行了仿真。仿真结果表明采用带接地过孔和防护走线的单条走线时串扰水平最低但由于每条信号走线都需要被接地过孔和防护走线包围因此需要较大的面积。然而SWIFT封装能够实现最小20um的微过孔因此设计密度可比常规晶圆级扇出WLFO或有机基板高得多。另一种方案是采用带接地防护走线的单条走线其实现了相近的串扰水平并且与带接地过孔和防护走线的单条走线相比能够实现更高密度的走线路由。薄PI层能够减少微带线中两条信号的耦合因为信号的边缘场与接地平面的相互作用更强因此信号下方接地平面的影响变得更为重要。SWIFT封装提供了最薄的介质层、最低的介电常数和损耗角正切从而减少了串扰问题。无论接地过孔的数量及其位置如何接地防护走线的开路短截线都可能导致串扰水平恶化。由于SWIFT封装能够实现最小20um的微过孔以及最小2um的窄走线宽度和间距因此在开路短截线的末端添加接地过孔完全或通过最小宽度的局部走线连接至接地焊盘是可行的。对与bump焊盘图形相关的串扰进行了研究如果信号走线分隔良好且被接地防护走线包围则串扰水平不依赖于bump焊盘图形配置。窄接地走线和间距在该模式下同样有效——其中接地防护走线对串扰水平起主导作用添加接地过孔可进一步改善性能。如果组装能力允许减小从重分布层1通过环氧模塑料EMC连接至顶部重分布层的模塑过孔间距从而容纳更多接地模塑过孔则SWIFT封装的FEXT和NEXT将得到大幅改善。结论通过介绍SWIFT封装中的多种走线设计图案探讨了串扰问题。研究涵盖了bump焊盘图形、带接地防护走线和接地平面的接地过孔以及微带线中介质厚度对串扰的影响。研究发现与有机基板类似接地防护走线是降低串扰水平的主导因素。然而在高密度信号布局方面由于SWIFT封装提供了极薄的介质层、低介电常数和小型微过孔因此不带周围接地过孔的接地防护走线也是设计权衡技术中的最佳布局方案。往期推荐GDDR6封装对称和非对称高速信号线的串扰分析高速链路的远端串扰分析LPDDR接口中串扰和电源噪声引起的振铃和抖动的相关性DDR4 channel Via stubs对FEXT串扰的影响通过叠加原理来分析高速信号的远端串扰FEXT单端信号/差分信号对高速信号在差分线传输时的串扰分析信号在传输中的阻抗匹配与否对串扰/干扰的影响信号在微带线/带状线中传输时影响串扰的因素分析---上升沿时间、耦合线长度、耦合线间距高速信号在传输线中传输的串扰问题机理分析以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用高速差分信号设计中残余过孔Stub引起的模式转换128 Gbps PCIe 7.0通道中布线区域和过孔残桩的信号完整性考量UCIE/HBM高速信号2-μm-Pitch RDL Interposer信号完整性分析28Gbps及以上速率接口无源互连的损耗机制及支持传输的创新型/高性价比结构高速SerDes链路高布线密度封装中的隔离设计优化112G PAM4/56G NRZ芯片封装互连设计和SI性能DDR5接口FEXT的优化高速信号中符号间干扰ISI的成因、影响与缓解策略信号线宽边耦合绕线的共模噪声抑制DDR5 接口高速 PCB Soldermask 对表层微带线走线 crosstalk 的影响
基于硅片集成扇出技术的封装设计高速信号串扰抑制设计方法
硅片集成扇出技术SWIFT®设计是一种面向应用处理器AP的先进扇出型晶圆级封装FOWLP方法具有外形尺寸小、图形密度高和三维堆叠的特点——通常将内存顶部封装堆叠在AP底部封装之上。FOWLP在封装体积和厚度两方面均具有实现显著小型化的巨大潜力。其主要优势包括无基板封装、热阻低以及射频RF性能优异这得益于采用薄膜金属化实现的短互连而非引线键合或倒装芯片bump从而产生低寄生效应。在堆叠封装PoP中传统层压有机基板已达到设计密度极限而SWIFT封装可对其进行替代。FOWLP具有诸多显著优势。首先它减小了包括封装z向高度在内的外形尺寸。封装厚度对信号完整性和电源完整性具有关键影响因为随着封装高度的变化传导路径也会发生改变。与同类层压技术相比SWIFT封装的厚度减少了约30%因此实现了大幅改进。其次它能够提供更精细的图形可支持高达2/2um宽度/间距的超高布线密度从而增加了输入/输出I/O数量并维持了走线之间的间距。如表I所示有机中介层PoP与SWIFT PoP的设计规则存在巨大差异尤其是在过孔、走线和介质厚度方面这些参数能够将大量I/O从芯片路由至球栅阵列BGA或内存。由于过孔尺寸减小至20um金属间间距可进一步加宽并且可在信号走线之间添加更多微过孔这有助于缓解串扰问题。然而FOWLP和SWIFT封装并不能保证一定改善串扰问题因为信号走线宽度/间距W/S和过孔的大幅减小会导致信号之间的间距相应缩小反而可能加剧串扰。因此必须在预制造阶段确定最佳设计规则和结构。此外接地防护走线以及在接地防护走线上添加接地过孔可缓解串扰问题许多研究人员已在有机基板中采用了这一方法。分析了适用于SWIFT封装的有机基板设计规则并提出了用于抑制串扰的最佳设计技术。串扰效应会显著降低信号质量进而影响晶圆级封装的信号完整性。如果在双倍数据速率DDR和高带宽内存HBM等高速通道上串扰效应严重可能会导致数据传输失败。因此应在预制造过程中对串扰效应进行预估并通过频域分析预估来验证信号性能。表I PoP结构对比表电路建模两条导体之间的串扰取决于它们的互感和互容。在高速单端内存通道或串行器/解串器SerDes等数字信号中感性串扰与容性串扰相当或更大。因此下面主要讨论感性耦合机制。集总电路的互感耦合考虑返回信号电流会产生磁场这些磁场进而在其他电路走线上感应出电压。假设随着两条走线之间间距的增加互感串扰也会减小因此可通过在信号旁边添加共面接地导带并减小介质厚度来实现图1展示了串扰与H和D的比值关系其中H表示介质厚度D表示走线间距及其接地防护走线。因此可通过走线间距和介质厚度来控制串扰效应。常数K取决于电路上升时间和干扰走线的长度且始终小于1。图1. 显示串扰的两条走线的横截面。为简化分析图2a展示了从芯片bump到顶部BGA或内存的两条平行微带线的电路模型图2b展示了两条平行微带线之间带有接地防护走线的电路模型。在接地防护走线上添加了接地过孔以评估接地过孔的效益。图2. a从芯片bump到顶部BGA的两条耦合传输线b两条信号之间带有接地防护走线的耦合传输线。图形布局基础在进行实际设计分析之前基于公式1选取了SWIFT封装理想环境下的简化初步布局以验证与接地防护走线、过孔和走线间距相关的串扰性能。在理想环境中如图4所示信号走线间距更宽且在走线两端设置接地过孔时近端串扰NEXT和远端串扰FEXT的串扰噪声最低不同方案之间的结果差异在10GHz时最大可达37dB。由于图4a中方案2和方案4的NEXT串扰水平相近因此接地防护走线预计将在抑制串扰方面发挥重要作用。此外尽管图3中方案4的走线间距比方案2更宽但图4b中方案2的FEXT性能优于方案4。因此基于图4中NEXT和FEXT的结果这些走线布局成为了实际走线图形设计的基础。图3. 简化布局a方案1、b方案2、c方案3、d方案4。设计的频域分析图5展示了不同的实际设计和建模配置设置用于评估从干扰线到受害线的串扰。各种配置的关键参数是微带线结构中从芯片焊盘到顶部内存BGA的走线间距这是图6所示PoP结构中最严苛的连接条件。图4. 理想环境下的S参数分析aNEXT、bFEXT。图5. a方案1带有接地防护走线的一对信号b方案2带有厚防护走线和过孔的一对信号c方案3带有防护走线和过孔的单条信号d方案4带有防护走线但无过孔的单条信号e方案5带有防护走线的单条信号。图6. 从芯片bump到顶部内存BGA的信号走线路由。图5a中的设计是在重分布层RDL1中一对单端信号围绕接地防护走线布置以容纳多个I/O而图5b展示了一对单端信号周围设有带过孔的接地防护走线。图5c中的布局是每条单条信号走线都配有接地防护走线和过孔但I/O数量最少预计将实现最佳的串扰抑制效果。图5d中的设计与图5c类似但移除了信号之间的接地过孔以测量无接地过孔时的串扰相关性。在图5e中每条单条信号走线都配有接地防护走线但无过孔。实验结果与讨论A. 重分布层RDL走线图案变化图7展示了不同走线布局和图案在不同频率下的NEXT和FEXT特性对比结果。图7. S参数aNEXT、bFEXT。对比图7中五种方案的NEXT和FEXT结果可以发现图5c中的方案3带有接地防护走线和过孔的单条信号实现了最佳的串扰改善效果而方案1和方案2的效果最差因为干扰信号和受害信号之间的间距最近。方案2图5b与方案1图5a相比未显示任何改善这是因为该模型中由于未保持足够的信号间距串扰本已恶化添加接地过孔并未起到作用。然而与方案3相比方案4图5d中移除接地过孔导致串扰恶化。方案5图5e取得了与方案3相近的良好串扰结果。接地防护走线有助于消除额外噪声耦合到受害线的可能性将接地防护走线的末端短接到接地平面可减少沿接地防护走线出现的NEXT噪声。此外通过对比图7b中方案3和方案4的FEXT结果可以看出添加接地过孔能够降低FEXT噪声。如表II所示方案3的串扰噪声水平最低但需要较大的基板面积这意味着由于每条信号走线和接地防护走线需要65um的间距信号走线无法路由大量信号。因此选择了方案5作为设计权衡方案其串扰噪声水平与方案3相近且能够实现更高密度的布线是一种切实可行的布局。表II 布局的串扰对比表B. 聚酰亚胺PI厚度变化研究了7um和35um两种介质厚度这是该领域最常用的介质厚度。图8展示了在10GHz下使用二维场求解器模拟的边缘场其中厚聚酰亚胺PI版本增加了两条信号之间的耦合。当信号走线和bump焊盘间距固定时使用薄PI版本能够减少信号之间的噪声耦合。图8. a7umPI厚度下的电场b7umPI厚度下的磁场c35umPI厚度下的电场d35umPI厚度下的磁场。表III展示了7um和35umPI厚度的结果对比。35umPI版本的串扰结果更差尤其是方案1和方案2信号间距窄且无接地防护走线的FEXT。信号之间带有接地防护走线的方案3和方案5受PI厚度变化的影响较小。表III中“差值Δ”表示每种介质厚度下方案1至方案5的NEXT和FEXT的最差结果与最佳结果之间的差异。如图9所示35um介质厚度下各方案的串扰结果偏差大于7um版本且这种偏差也可能随介电常数的变化而变化。使用介电常数更低的介质材料NEXT和FEXT均可降低2至3dB。薄介质版本应是抗串扰结构。表III 10GHz下不同PI厚度的布局对比表图9. 35um PI厚度下的S参数aNEXT、bFEXT。C. 带开路短截线的防护走线接地防护走线有助于抑制串扰噪声因此开展了额外研究以探究带开路短截线的防护走线对串扰的影响——因为在SWIFT封装中它可能会降低耦合微带线的性能。图10. a开路短截线接地防护b全路由接地防护。在实际SWIFT封装中由于高I/O密度要求窄bump间距通常会设置带开路短截线的防护走线图10a。图10b显示在设计权衡方案中与图10a相比采用2至5um的走线宽度/间距和10um的信号走线宽度/间距作为全局规则对接地防护走线进行了完整路由——因为SWIFT封装能够实现精细的走线图形和过孔。图11展示了开路短截线模型与全接地防护模型的对比。这些设计几乎完全相同唯一的区别在于图10所示的防护走线布局。图10a中全接地防护模型相较于开路短截线模型实现了显著的性能提升。因此如果实际布局条件限制只能添加防护走线建议插入局部窄走线以避免接地短截线。图11. 开路短截线与全防护走线模型的S参数对比aNEXT、bFEXT测量结果。D. bump图形图12展示了两种不同的bump图形用于研究信号bump焊盘分布的影响。测试结构的唯一区别在于接地bump焊盘周围的bump图形。图12. 信号间耦合a直列bump、b交错bump图形。图13a和b对比了两种bump焊盘图形在不同频率下的NEXT和FEXT特性。交错bump焊盘图形在NEXT和FEXT方面均略优于直列图形。当频率超过7.5GHz时直列bump焊盘图形的NEXT和FEXT更低但开始出现谐振现象随着频率的增加两种bump焊盘图形的对比变得略微复杂。因此根据图13中对串扰的总体观察SWIFT封装的特性可能会因其层叠结构配置而变化但如果信号被接地防护走线完全包围无论接地防护走线的宽度和接地过孔如何则受bump图形组合的影响较小。图13. 直列和交错bump图形的S参数对比aNEXT、bFEXT。分析讨论上面分析了多种SWIFT封装布局模型旨在通过公式1对简单串扰进行预估从而定义最佳无串扰设计。对重分布层RDL走线图案变化进行了仿真。仿真结果表明采用带接地过孔和防护走线的单条走线时串扰水平最低但由于每条信号走线都需要被接地过孔和防护走线包围因此需要较大的面积。然而SWIFT封装能够实现最小20um的微过孔因此设计密度可比常规晶圆级扇出WLFO或有机基板高得多。另一种方案是采用带接地防护走线的单条走线其实现了相近的串扰水平并且与带接地过孔和防护走线的单条走线相比能够实现更高密度的走线路由。薄PI层能够减少微带线中两条信号的耦合因为信号的边缘场与接地平面的相互作用更强因此信号下方接地平面的影响变得更为重要。SWIFT封装提供了最薄的介质层、最低的介电常数和损耗角正切从而减少了串扰问题。无论接地过孔的数量及其位置如何接地防护走线的开路短截线都可能导致串扰水平恶化。由于SWIFT封装能够实现最小20um的微过孔以及最小2um的窄走线宽度和间距因此在开路短截线的末端添加接地过孔完全或通过最小宽度的局部走线连接至接地焊盘是可行的。对与bump焊盘图形相关的串扰进行了研究如果信号走线分隔良好且被接地防护走线包围则串扰水平不依赖于bump焊盘图形配置。窄接地走线和间距在该模式下同样有效——其中接地防护走线对串扰水平起主导作用添加接地过孔可进一步改善性能。如果组装能力允许减小从重分布层1通过环氧模塑料EMC连接至顶部重分布层的模塑过孔间距从而容纳更多接地模塑过孔则SWIFT封装的FEXT和NEXT将得到大幅改善。结论通过介绍SWIFT封装中的多种走线设计图案探讨了串扰问题。研究涵盖了bump焊盘图形、带接地防护走线和接地平面的接地过孔以及微带线中介质厚度对串扰的影响。研究发现与有机基板类似接地防护走线是降低串扰水平的主导因素。然而在高密度信号布局方面由于SWIFT封装提供了极薄的介质层、低介电常数和小型微过孔因此不带周围接地过孔的接地防护走线也是设计权衡技术中的最佳布局方案。往期推荐GDDR6封装对称和非对称高速信号线的串扰分析高速链路的远端串扰分析LPDDR接口中串扰和电源噪声引起的振铃和抖动的相关性DDR4 channel Via stubs对FEXT串扰的影响通过叠加原理来分析高速信号的远端串扰FEXT单端信号/差分信号对高速信号在差分线传输时的串扰分析信号在传输中的阻抗匹配与否对串扰/干扰的影响信号在微带线/带状线中传输时影响串扰的因素分析---上升沿时间、耦合线长度、耦合线间距高速信号在传输线中传输的串扰问题机理分析以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用高速差分信号设计中残余过孔Stub引起的模式转换128 Gbps PCIe 7.0通道中布线区域和过孔残桩的信号完整性考量UCIE/HBM高速信号2-μm-Pitch RDL Interposer信号完整性分析28Gbps及以上速率接口无源互连的损耗机制及支持传输的创新型/高性价比结构高速SerDes链路高布线密度封装中的隔离设计优化112G PAM4/56G NRZ芯片封装互连设计和SI性能DDR5接口FEXT的优化高速信号中符号间干扰ISI的成因、影响与缓解策略信号线宽边耦合绕线的共模噪声抑制DDR5 接口高速 PCB Soldermask 对表层微带线走线 crosstalk 的影响
