1. 从SoC到SoCChiplet如何重塑芯片设计版图最近在深圳参加行业会议和不少做芯片设计、封装和EDA工具的老朋友聊了聊大家一个共同的感受是风向真的变了。以前圈子里张口闭口都是“7nm”、“5nm”比拼的是谁家工艺更先进。现在话题的中心变成了“你怎么拆”、“用什么封”、“怎么连”。这股风潮的核心就是Chiplet芯粒。它不再是一个遥远的概念而是正在真切地改变从架构师到后端工程师的每一个工作环节。简单来说我们正从一个追求“把所有功能塞进一颗大芯片”System on Chip, SoC的时代快步迈入一个“用多颗小芯片组合成一个强大系统”System of Chiplets的新纪元。这个转变背后是性能、成本、上市时间等多重压力的共同驱动而封装技术也从曾经的配角一跃成为决定系统成败的关键先生。2. Chiplet崛起的底层逻辑不仅仅是“拼接乐高”很多人把Chiplet理解为“芯片界的乐高”觉得就是把不同功能的小芯片拼起来。这个类比很形象但只对了一半。乐高积木是标准化的接口统一拼搭自由。而Chiplet的“拼搭”背后是一套极其复杂的系统工程其驱动力和挑战远比拼乐高深刻。2.1 四大瓶颈下的必然选择为什么大芯片Monolithic SoC的路越来越难走核心是四个绕不开的墙存储墙、面积墙、功耗墙和功能墙。存储墙处理器核心的速度提升飞快但内存DRAM的速度提升缓慢导致CPU经常要“空转”等待数据性能瓶颈凸显。面积墙随着光刻机镜头尺寸Reticle Size的限制单个芯片的尺寸不能无限增大。想集成更多功能面积不够用了。功耗墙晶体管密度提升单位面积功耗激增散热成为噩梦。高性能芯片的功耗动辄数百瓦散热设计和能源效率成为首要难题。功能墙一颗SoC想面面俱到模拟、射频、数字、存储都用最合适的工艺来做在单一晶圆上根本无法实现。比如模拟芯片和高速数字芯片的最佳工艺节点可能相差好几代。Chiplet的本质是用“分解”的策略来“突破”这些墙。它将一个复杂的大SoC按功能模块分解成多个更小、工艺更专精的芯粒Die然后通过先进封装技术将它们高密度地集成在一起。这样做的好处是直接的成本与良率小尺寸芯粒的制造良率远高于超大尺寸芯片。假设300mm晶圆上制造一颗800mm²的大芯片良率可能低至30%但若将其拆成4颗200mm²的芯粒每颗的良率可能高达90%。虽然增加了封装和测试成本但总体制造成本和可获得芯片数往往更优。异构集成与工艺自由CPU核可以用最先进的5nm/3nm工艺追求极致性能模拟I/O、射频或高压驱动部分则可以用更成熟、更划算的28nm或16nm工艺高带宽内存HBM则可以用其专属的工艺。每个部分都在自己最擅长的“赛道”上奔跑。IP复用与敏捷开发一个经过验证的、高性能的CPU Chiplet或高速SerDes Chiplet可以像软件库一样被复用到多个不同的产品线中。这极大地摊薄了高昂的一次性工程费用NRE并将新产品上市周期从数年缩短到数月。2.2 架构师的新考题从设计芯片到设计系统对于芯片设计公司尤其是架构师而言Chiplet带来的最大挑战是思维模式的转变。过去架构师主要关注的是用什么工艺7nm还是5nm用什么内核ARM A78还是X2如何设计缓存层级。现在他们首先要回答一系列系统级问题如何拆分这不是简单的物理切割。需要基于数据流进行分析哪些模块之间通信最频繁带宽要求多大对延迟有多敏感例如AI加速器核心和与之紧耦合的SRAM缓存就不应该被拆到两个芯粒上否则跨芯粒通信的延迟和功耗会抵消性能增益。这需要一套全新的架构探索工具能在设计早期就对不同拆分方案的性能、功耗、成本进行快速建模和评估。如何组合与互联拆分后的芯粒通过什么方式“粘”起来是用硅中介层Silicon Interposer的2.5D封装还是直接用硅通孔TSV进行3D堆叠互联协议是用开放的UCIeUniversal Chiplet Interconnect Express还是厂商自有的接口这里每一个选择都深刻影响着最终系统的带宽、功耗、散热和成本。一个高速SerDes Chiplet和CPU之间可能需要数Tbps的带宽这就要求封装互连线具备极低的损耗和串扰。如何保证可靠性与测试传统SoC测试是一整颗芯片。现在变成了要先保证每个“Known-Good-Die”已知合格芯片是好的封装后再进行系统级测试。如何设计芯粒的可测试性设计DFT如何在封装后诊断是哪个芯粒或哪条互连线出了问题散热不均导致的热应力会不会使某个芯粒下方的微凸点Micro-bump失效这些都是全新的可靠性挑战。注意Chiplet拆分并非越细越好。每增加一个芯粒就增加一份封装成本、一份互连开销延迟、功耗、一份测试成本和一个潜在的故障点。优秀的架构是在性能、成本、可靠性和开发周期之间找到最佳平衡点。3. 先进封装Chiplet从蓝图走向现实的基石如果说Chiplet是新时代芯片的“建筑设计图”那么先进封装就是确保这座大厦能屹立不倒的“施工技术与粘合剂”。没有封装技术的突破Chiplet就是空中楼阁。3.1 主流先进封装技术路线解析目前支撑Chiplet落地的封装技术主要有以下几类它们构成了一个从相对简单到极度复杂的“技术阶梯”高密度Fan-Out扇出型封装是什么将芯片放置在重构的晶圆上通过“扇出”的布线方式让I/O触点分布在芯片实体区域之外从而实现更高的I/O密度和更小的封装尺寸。典型应用移动处理器、射频前端模块。它比传统打线封装性能更好比2.5D封装成本更低是Chiplet入门级集成的重要选项。挑战多芯片集成时互连密度和信号完整性管理难度加大。2.5D封装硅中介层是什么将多个芯粒并排放置在一个硅中介层Silicon Interposer上。中介层内部有高密度的硅通孔TSV和微米级布线为芯粒间提供超短、超高速的互连通道最后再封装到基板上。优势互连密度极高线宽/线距可达亚微米级带宽巨大信号损耗小。是集成HBM内存和逻辑芯片的“黄金标准”。代表技术台积电的CoWoSChip-on-Wafer-on-Substrate。挑战中介层本身是一大片硅成本高昂散热设计复杂。3D封装芯片堆叠是什么将芯粒在垂直方向上直接堆叠起来通过贯穿芯片的硅通孔TSV进行上下层间的电性连接。优势互连长度最短能实现极高的带宽和极低的功耗是突破“内存墙”的终极武器如将CPU与Cache或HBM进行3D堆叠。代表技术台积电的SoICSystem-on-Integrated-Chips。挑战热密度极高“热点”问题突出设计复杂度最大测试和维修几乎不可能。下表对比了这几种关键技术的特性特性维度高密度Fan-Out2.5D封装中介层3D封装堆叠互连密度中等极高最高典型互连长度毫米级百微米级微米级TSV带宽潜力中等高极高热管理难度中等高极高相对成本较低高最高成熟度成熟广泛使用成熟用于高端产品发展中前沿应用3.2 封装设计中的“暗礁”信号、电源与热选择了封装路线只是万里长征第一步。在实际封装设计实现中工程师会面临三个交织在一起的核心挑战信号完整性SI当数据速率达到几十甚至上百Gbps时封装内细如发丝的互连线不再是简单的“导线”而是复杂的传输线。阻抗不连续、反射、串扰、损耗都会严重劣化信号质量导致误码。在2.5D封装中中介层上的布线可能需要采用类似芯片设计的工具进行精细的仿真和优化。电源完整性PI多个高性能芯粒同时开关会产生巨大的瞬态电流。封装供电网络的寄生电感和电阻如果过大会导致芯粒供电电压剧烈波动地弹造成电路误动作甚至失效。需要在封装中设计密集的去耦电容网络和低阻抗的供电路径。热与应力不同材料硅、环氧树脂、铜、焊料的热膨胀系数不同在芯片工作发热和外界环境变化时会产生热应力。这种应力可能导致硅片开裂、互连凸点疲劳失效。在3D堆叠中下层芯片产生的热量会向上传递加剧上层芯片的温升形成局部“热点”必须通过硅通孔、微流道等先进散热技术解决。实操心得在评估一个Chiplet封装方案时绝对不能只看布线密度和带宽理论值。一定要联合仿真SI/PI/热/应力进行签核Sign-off级别的分析。我们曾经有一个项目初期只关注了布线量产时才发现某个电源网络的噪声裕量不足导致芯片在高温下不稳定不得不重新设计封装基板代价惨重。现在我们的原则是“封装设计必须与芯片设计协同迭代SI/PI/热分析要前置”。4. EDA工具链的进化应对系统级协同设计挑战传统的EDA工具流程是围绕单颗芯片建立的。Chiplet和先进封装将设计范畴扩展到了“系统”级别这要求EDA工具链发生根本性的变革。工具需要能够处理跨尺度、跨领域、跨厂商的协同设计与分析。4.1 系统级协同设计平台的核心能力一个面向Chiplet的EDA平台至少需要具备以下几层能力架构探索与规划在RTL甚至行为级模型阶段快速评估不同Chiplet拆分方案、互联拓扑如Network-on-Package、以及不同封装选项对系统性能吞吐量、延迟、功耗和成本的影响。这需要将芯片架构模型、封装互连模型乃至PCB模型进行联合仿真。跨尺度物理实现与集成工具需要能同时处理纳米级的芯片版图、微米级的中介层或再布线层RDL版图、以及毫米级的基板版图。它们共享同一个设计数据库确保物理设计规则如间距、线宽在整个系统层面得到遵守。系统级签核分析这是目前挑战最大、也最关键的环节。它要求仿真引擎能够处理超大规模数据一个完整的2.5D/3DIC系统其互连网络可能包含数十亿个元件提取出的寄生参数网络SPICE网表规模极其庞大。实现跨尺度仿真能够对芯片内部的晶体管级电路、封装互连的传输线、以及板级的电源分配网络进行统一的、或高效协同的仿真。进行多物理场耦合分析不是单独做SI、PI、热、应力分析而是考虑它们之间的耦合效应。例如温度升高会影响金属电阻从而改变IR压降和信号损耗电流密度不均会产生电迁移同时受热应力影响。4.2 仿真技术的破局点AI与云计算面对上述挑战新一代EDA工具正在引入两大“利器”AI驱动的网格剖分与模型降阶在电磁或热仿真中网格剖分的质量直接决定仿真精度和速度。AI可以学习专家经验对复杂的3D封装结构进行智能、自适应的网格剖分在保证关键区域精度的同时大幅减少总体网格数量提升仿真效率。同时AI可用于对庞大的全芯片模型进行智能降阶生成保留关键特性的精简模型用于系统级仿真。云计算与分布式计算系统级仿真任务计算量巨大本地工作站往往需要数天甚至数周。云平台提供了弹性的、大规模的计算资源可以将仿真任务分解成数百个子任务并行处理将仿真时间从“天”级缩短到“小时”级使得在设计周期内进行多次迭代分析成为可能。以一次典型的2.5D Chiplet系统电源完整性分析为例现代EDA流程可能是这样的从芯片、中介层、封装基板的版图中提取完整的电源分布网络PDN寄生参数RLC。将提取出的庞大SPICE网表通过AI辅助的模型降阶技术简化成一个端口行为等效模型。将这个PDN模型与各个Chiplet的电流源模型通常由芯片设计团队提供在仿真器中连接。在云平台上发起分布式瞬态仿真模拟最恶劣的工作场景如所有CPU核同时满载。分析每个Chiplet电源引脚上的电压波动IR Drop是否在容限之内并定位噪声超标的热点区域。如果超标则可能需要调整封装中电源/地线的宽度、增加去耦电容的位置和数量然后回到步骤1进行迭代。这个过程高度依赖EDA工具在数据处理、仿真引擎和计算资源调度上的综合能力。5. 国内生态的机遇与挑战不止于“替代”更在于“创新”Chiplet的兴起为国内半导体产业提供了一个难得的“换道超车”机遇。它在一定程度上降低了对单一、最尖端工艺制程的绝对依赖转而强调系统架构设计、先进封装和产业链协同的能力。机遇在于系统创新我们有可能通过更灵活的Chiplet架构结合国内在特定领域如AI加速器、电源管理、射频的芯片设计优势组合出具有独特竞争力的产品。例如用成熟的工艺制作模拟Chiplet用先进工艺制作数字计算Chiplet再通过自主或合作的先进封装能力集成快速推向市场。挑战在于全链条能力Chiplet考验的是“木桶”的每一块板。从上游的EDA/IP、芯片设计到中游的制造、封装测试再到下游的系统应用任何一个环节的短板都可能制约整体发展。特别是先进封装产能和互联标准生态是国内需要重点补强的环节。封装产能台积电、英特尔、三星等IDM或Foundry巨头将其先进封装技术与自家晶圆制造深度绑定形成了强大的壁垒。国内封装厂需要加快2.5D/3D封装技术的研发和产能建设。互联标准UCIe标准的出现旨在建立Chiplet互联的“通用语言”但标准的完善、IP的丰富以及生态的建立需要时间。国内企业需要积极参与标准制定并发展兼容的接口IP。个人体会参加这次大会最深的感触是产业链各环节的交流空前热烈。设计公司开始主动关心封装厂的能力边界封装厂也在积极理解设计公司的痛点EDA公司则在努力搭建沟通的桥梁。这种“串联”正是生态形成的开始。对于工程师个人而言是时候拓宽自己的技能边界了。做芯片设计的需要懂一点封装和SI/PI做封装的也需要理解芯片架构和功耗需求。具备系统级视野的工程师在未来会越来越有价值。Chiplet的落地之路注定不会平坦充满了技术、成本和生态的挑战。但它代表了一个更灵活、更高效、更开放的芯片系统构建范式。这场由系统需求驱动、由先进封装支撑、由EDA工具赋能的变革正在重塑整个集成电路产业的面貌。对于我们从业者来说与其观望不如深入其中理解其技术脉络积累实战经验这或许是应对未来不确定性的最好方式。
Chiplet技术：突破芯片设计瓶颈，重塑系统集成新范式
1. 从SoC到SoCChiplet如何重塑芯片设计版图最近在深圳参加行业会议和不少做芯片设计、封装和EDA工具的老朋友聊了聊大家一个共同的感受是风向真的变了。以前圈子里张口闭口都是“7nm”、“5nm”比拼的是谁家工艺更先进。现在话题的中心变成了“你怎么拆”、“用什么封”、“怎么连”。这股风潮的核心就是Chiplet芯粒。它不再是一个遥远的概念而是正在真切地改变从架构师到后端工程师的每一个工作环节。简单来说我们正从一个追求“把所有功能塞进一颗大芯片”System on Chip, SoC的时代快步迈入一个“用多颗小芯片组合成一个强大系统”System of Chiplets的新纪元。这个转变背后是性能、成本、上市时间等多重压力的共同驱动而封装技术也从曾经的配角一跃成为决定系统成败的关键先生。2. Chiplet崛起的底层逻辑不仅仅是“拼接乐高”很多人把Chiplet理解为“芯片界的乐高”觉得就是把不同功能的小芯片拼起来。这个类比很形象但只对了一半。乐高积木是标准化的接口统一拼搭自由。而Chiplet的“拼搭”背后是一套极其复杂的系统工程其驱动力和挑战远比拼乐高深刻。2.1 四大瓶颈下的必然选择为什么大芯片Monolithic SoC的路越来越难走核心是四个绕不开的墙存储墙、面积墙、功耗墙和功能墙。存储墙处理器核心的速度提升飞快但内存DRAM的速度提升缓慢导致CPU经常要“空转”等待数据性能瓶颈凸显。面积墙随着光刻机镜头尺寸Reticle Size的限制单个芯片的尺寸不能无限增大。想集成更多功能面积不够用了。功耗墙晶体管密度提升单位面积功耗激增散热成为噩梦。高性能芯片的功耗动辄数百瓦散热设计和能源效率成为首要难题。功能墙一颗SoC想面面俱到模拟、射频、数字、存储都用最合适的工艺来做在单一晶圆上根本无法实现。比如模拟芯片和高速数字芯片的最佳工艺节点可能相差好几代。Chiplet的本质是用“分解”的策略来“突破”这些墙。它将一个复杂的大SoC按功能模块分解成多个更小、工艺更专精的芯粒Die然后通过先进封装技术将它们高密度地集成在一起。这样做的好处是直接的成本与良率小尺寸芯粒的制造良率远高于超大尺寸芯片。假设300mm晶圆上制造一颗800mm²的大芯片良率可能低至30%但若将其拆成4颗200mm²的芯粒每颗的良率可能高达90%。虽然增加了封装和测试成本但总体制造成本和可获得芯片数往往更优。异构集成与工艺自由CPU核可以用最先进的5nm/3nm工艺追求极致性能模拟I/O、射频或高压驱动部分则可以用更成熟、更划算的28nm或16nm工艺高带宽内存HBM则可以用其专属的工艺。每个部分都在自己最擅长的“赛道”上奔跑。IP复用与敏捷开发一个经过验证的、高性能的CPU Chiplet或高速SerDes Chiplet可以像软件库一样被复用到多个不同的产品线中。这极大地摊薄了高昂的一次性工程费用NRE并将新产品上市周期从数年缩短到数月。2.2 架构师的新考题从设计芯片到设计系统对于芯片设计公司尤其是架构师而言Chiplet带来的最大挑战是思维模式的转变。过去架构师主要关注的是用什么工艺7nm还是5nm用什么内核ARM A78还是X2如何设计缓存层级。现在他们首先要回答一系列系统级问题如何拆分这不是简单的物理切割。需要基于数据流进行分析哪些模块之间通信最频繁带宽要求多大对延迟有多敏感例如AI加速器核心和与之紧耦合的SRAM缓存就不应该被拆到两个芯粒上否则跨芯粒通信的延迟和功耗会抵消性能增益。这需要一套全新的架构探索工具能在设计早期就对不同拆分方案的性能、功耗、成本进行快速建模和评估。如何组合与互联拆分后的芯粒通过什么方式“粘”起来是用硅中介层Silicon Interposer的2.5D封装还是直接用硅通孔TSV进行3D堆叠互联协议是用开放的UCIeUniversal Chiplet Interconnect Express还是厂商自有的接口这里每一个选择都深刻影响着最终系统的带宽、功耗、散热和成本。一个高速SerDes Chiplet和CPU之间可能需要数Tbps的带宽这就要求封装互连线具备极低的损耗和串扰。如何保证可靠性与测试传统SoC测试是一整颗芯片。现在变成了要先保证每个“Known-Good-Die”已知合格芯片是好的封装后再进行系统级测试。如何设计芯粒的可测试性设计DFT如何在封装后诊断是哪个芯粒或哪条互连线出了问题散热不均导致的热应力会不会使某个芯粒下方的微凸点Micro-bump失效这些都是全新的可靠性挑战。注意Chiplet拆分并非越细越好。每增加一个芯粒就增加一份封装成本、一份互连开销延迟、功耗、一份测试成本和一个潜在的故障点。优秀的架构是在性能、成本、可靠性和开发周期之间找到最佳平衡点。3. 先进封装Chiplet从蓝图走向现实的基石如果说Chiplet是新时代芯片的“建筑设计图”那么先进封装就是确保这座大厦能屹立不倒的“施工技术与粘合剂”。没有封装技术的突破Chiplet就是空中楼阁。3.1 主流先进封装技术路线解析目前支撑Chiplet落地的封装技术主要有以下几类它们构成了一个从相对简单到极度复杂的“技术阶梯”高密度Fan-Out扇出型封装是什么将芯片放置在重构的晶圆上通过“扇出”的布线方式让I/O触点分布在芯片实体区域之外从而实现更高的I/O密度和更小的封装尺寸。典型应用移动处理器、射频前端模块。它比传统打线封装性能更好比2.5D封装成本更低是Chiplet入门级集成的重要选项。挑战多芯片集成时互连密度和信号完整性管理难度加大。2.5D封装硅中介层是什么将多个芯粒并排放置在一个硅中介层Silicon Interposer上。中介层内部有高密度的硅通孔TSV和微米级布线为芯粒间提供超短、超高速的互连通道最后再封装到基板上。优势互连密度极高线宽/线距可达亚微米级带宽巨大信号损耗小。是集成HBM内存和逻辑芯片的“黄金标准”。代表技术台积电的CoWoSChip-on-Wafer-on-Substrate。挑战中介层本身是一大片硅成本高昂散热设计复杂。3D封装芯片堆叠是什么将芯粒在垂直方向上直接堆叠起来通过贯穿芯片的硅通孔TSV进行上下层间的电性连接。优势互连长度最短能实现极高的带宽和极低的功耗是突破“内存墙”的终极武器如将CPU与Cache或HBM进行3D堆叠。代表技术台积电的SoICSystem-on-Integrated-Chips。挑战热密度极高“热点”问题突出设计复杂度最大测试和维修几乎不可能。下表对比了这几种关键技术的特性特性维度高密度Fan-Out2.5D封装中介层3D封装堆叠互连密度中等极高最高典型互连长度毫米级百微米级微米级TSV带宽潜力中等高极高热管理难度中等高极高相对成本较低高最高成熟度成熟广泛使用成熟用于高端产品发展中前沿应用3.2 封装设计中的“暗礁”信号、电源与热选择了封装路线只是万里长征第一步。在实际封装设计实现中工程师会面临三个交织在一起的核心挑战信号完整性SI当数据速率达到几十甚至上百Gbps时封装内细如发丝的互连线不再是简单的“导线”而是复杂的传输线。阻抗不连续、反射、串扰、损耗都会严重劣化信号质量导致误码。在2.5D封装中中介层上的布线可能需要采用类似芯片设计的工具进行精细的仿真和优化。电源完整性PI多个高性能芯粒同时开关会产生巨大的瞬态电流。封装供电网络的寄生电感和电阻如果过大会导致芯粒供电电压剧烈波动地弹造成电路误动作甚至失效。需要在封装中设计密集的去耦电容网络和低阻抗的供电路径。热与应力不同材料硅、环氧树脂、铜、焊料的热膨胀系数不同在芯片工作发热和外界环境变化时会产生热应力。这种应力可能导致硅片开裂、互连凸点疲劳失效。在3D堆叠中下层芯片产生的热量会向上传递加剧上层芯片的温升形成局部“热点”必须通过硅通孔、微流道等先进散热技术解决。实操心得在评估一个Chiplet封装方案时绝对不能只看布线密度和带宽理论值。一定要联合仿真SI/PI/热/应力进行签核Sign-off级别的分析。我们曾经有一个项目初期只关注了布线量产时才发现某个电源网络的噪声裕量不足导致芯片在高温下不稳定不得不重新设计封装基板代价惨重。现在我们的原则是“封装设计必须与芯片设计协同迭代SI/PI/热分析要前置”。4. EDA工具链的进化应对系统级协同设计挑战传统的EDA工具流程是围绕单颗芯片建立的。Chiplet和先进封装将设计范畴扩展到了“系统”级别这要求EDA工具链发生根本性的变革。工具需要能够处理跨尺度、跨领域、跨厂商的协同设计与分析。4.1 系统级协同设计平台的核心能力一个面向Chiplet的EDA平台至少需要具备以下几层能力架构探索与规划在RTL甚至行为级模型阶段快速评估不同Chiplet拆分方案、互联拓扑如Network-on-Package、以及不同封装选项对系统性能吞吐量、延迟、功耗和成本的影响。这需要将芯片架构模型、封装互连模型乃至PCB模型进行联合仿真。跨尺度物理实现与集成工具需要能同时处理纳米级的芯片版图、微米级的中介层或再布线层RDL版图、以及毫米级的基板版图。它们共享同一个设计数据库确保物理设计规则如间距、线宽在整个系统层面得到遵守。系统级签核分析这是目前挑战最大、也最关键的环节。它要求仿真引擎能够处理超大规模数据一个完整的2.5D/3DIC系统其互连网络可能包含数十亿个元件提取出的寄生参数网络SPICE网表规模极其庞大。实现跨尺度仿真能够对芯片内部的晶体管级电路、封装互连的传输线、以及板级的电源分配网络进行统一的、或高效协同的仿真。进行多物理场耦合分析不是单独做SI、PI、热、应力分析而是考虑它们之间的耦合效应。例如温度升高会影响金属电阻从而改变IR压降和信号损耗电流密度不均会产生电迁移同时受热应力影响。4.2 仿真技术的破局点AI与云计算面对上述挑战新一代EDA工具正在引入两大“利器”AI驱动的网格剖分与模型降阶在电磁或热仿真中网格剖分的质量直接决定仿真精度和速度。AI可以学习专家经验对复杂的3D封装结构进行智能、自适应的网格剖分在保证关键区域精度的同时大幅减少总体网格数量提升仿真效率。同时AI可用于对庞大的全芯片模型进行智能降阶生成保留关键特性的精简模型用于系统级仿真。云计算与分布式计算系统级仿真任务计算量巨大本地工作站往往需要数天甚至数周。云平台提供了弹性的、大规模的计算资源可以将仿真任务分解成数百个子任务并行处理将仿真时间从“天”级缩短到“小时”级使得在设计周期内进行多次迭代分析成为可能。以一次典型的2.5D Chiplet系统电源完整性分析为例现代EDA流程可能是这样的从芯片、中介层、封装基板的版图中提取完整的电源分布网络PDN寄生参数RLC。将提取出的庞大SPICE网表通过AI辅助的模型降阶技术简化成一个端口行为等效模型。将这个PDN模型与各个Chiplet的电流源模型通常由芯片设计团队提供在仿真器中连接。在云平台上发起分布式瞬态仿真模拟最恶劣的工作场景如所有CPU核同时满载。分析每个Chiplet电源引脚上的电压波动IR Drop是否在容限之内并定位噪声超标的热点区域。如果超标则可能需要调整封装中电源/地线的宽度、增加去耦电容的位置和数量然后回到步骤1进行迭代。这个过程高度依赖EDA工具在数据处理、仿真引擎和计算资源调度上的综合能力。5. 国内生态的机遇与挑战不止于“替代”更在于“创新”Chiplet的兴起为国内半导体产业提供了一个难得的“换道超车”机遇。它在一定程度上降低了对单一、最尖端工艺制程的绝对依赖转而强调系统架构设计、先进封装和产业链协同的能力。机遇在于系统创新我们有可能通过更灵活的Chiplet架构结合国内在特定领域如AI加速器、电源管理、射频的芯片设计优势组合出具有独特竞争力的产品。例如用成熟的工艺制作模拟Chiplet用先进工艺制作数字计算Chiplet再通过自主或合作的先进封装能力集成快速推向市场。挑战在于全链条能力Chiplet考验的是“木桶”的每一块板。从上游的EDA/IP、芯片设计到中游的制造、封装测试再到下游的系统应用任何一个环节的短板都可能制约整体发展。特别是先进封装产能和互联标准生态是国内需要重点补强的环节。封装产能台积电、英特尔、三星等IDM或Foundry巨头将其先进封装技术与自家晶圆制造深度绑定形成了强大的壁垒。国内封装厂需要加快2.5D/3D封装技术的研发和产能建设。互联标准UCIe标准的出现旨在建立Chiplet互联的“通用语言”但标准的完善、IP的丰富以及生态的建立需要时间。国内企业需要积极参与标准制定并发展兼容的接口IP。个人体会参加这次大会最深的感触是产业链各环节的交流空前热烈。设计公司开始主动关心封装厂的能力边界封装厂也在积极理解设计公司的痛点EDA公司则在努力搭建沟通的桥梁。这种“串联”正是生态形成的开始。对于工程师个人而言是时候拓宽自己的技能边界了。做芯片设计的需要懂一点封装和SI/PI做封装的也需要理解芯片架构和功耗需求。具备系统级视野的工程师在未来会越来越有价值。Chiplet的落地之路注定不会平坦充满了技术、成本和生态的挑战。但它代表了一个更灵活、更高效、更开放的芯片系统构建范式。这场由系统需求驱动、由先进封装支撑、由EDA工具赋能的变革正在重塑整个集成电路产业的面貌。对于我们从业者来说与其观望不如深入其中理解其技术脉络积累实战经验这或许是应对未来不确定性的最好方式。
