【芯片SIPI设计星球】包含全面的芯片SIPI设计文章▼ 星球二维码另有SIPI系列培训课程和设计服务欢迎点击如下链接了解详情芯片SIPI系列视频培训课程PILPDDR4LPDD5HSPICE芯片端到端SIPI一站式设计服务欢迎咨询~~自DDR内存问世以来优化信号完整性和电源完整性就至关重要。随着比特率的提高和IO电压的降低电源完整性表征在设计工作中所占的比重不断增加。源同步接口中DDR电路在写操作期间会驱动差分DQS选通信号该信号与DQ数据信号相位相差90°。当单个字节内多达9个信号同时切换通常为同一方向时可能会发生显著的电源轨塌陷导致DQ信号相对于DQS延迟并侵蚀信号建立时间余量图1。图1写操作期间的电源轨塌陷导致建立时间显著缩短。自2000年源同步内存标准发布以来这种效应一直主导着DDR接口的时序预算计算。要准确模拟这些电源供应诱导抖动PSIJ效应需要使用驱动信号的晶体管级电路模型这可能会导致较长的仿真时间。接下来内容将使用HSPICE StatEye的功能来支持仿真这些仿真包括必须表征到比特误码率BER为10 e^-16的电源供应诱导抖动。下面也将总结哪些方法效果良好哪些方法需要进一步探索。DDR4、LPDDR4与低BER表征对于DDR3及更早的标准人们的工作假设是随机抖动RJ在时序预算中占比几乎可以忽略不计随机电压噪声对总信号摆幅的影响也很小。在实际应用中这些规范认为满足SDRAM的建立时间和保持时间要求就能确保接口100%无错误运行违反建立时间和保持时间要求则会导致100%的故障。但实际上这两种情况都不成立。错误的可能性始终存在只是概率极低。由于随机抖动的无界性进入高误码率区域并非阶跃变化而是随时间的渐变过程。对于DDR3及其前代产品这是通过在规范中预留余量来应对少量随机抖动的。当数据速率超过1600Mbps时所需的预留余量变得很大导致时序预算难以收敛因为预留余量后的SDRAM开始占据预算的更大份额。主芯片设计人员也会采用预留余量的做法。这些过于保守的预留余量设计导致接口在理论上无法收敛时序但在实验室中却能正常工作。为解决这一问题DDR4和LPDDR4采用了高速串行应用如PCI-E、USB和SATA中常见的比特误码率BER概念。BER方法允许设计人员根据应用所需的误码率进行设计避免过度设计。图2展示了DDR4标准中的接收掩码示例。TdIVW_Total总时间窗口和VdIVW_Total总电压窗口定义了SDRAM器件焊球处实现(BER10 e^-16)所需的时间和电压窗口。该掩码是特定器件SDRAM不确定性的确定性分量和随机分量之和。确定性窗口要求被视为恒定值确定性窗口与总窗口之间的差值定义了在BER10 e^-16时SDRAM对时序预算的随机抖动贡献分量。图2JEDEC DDR4 SDRAM标准JESD79-4A中的DDR4接收掩码。由于随机抖动遵循高斯分布可以通过将眼图中随机分量的均方根RMS抖动值乘以相应的Q因子外推到特定应用的目标BER。通过从总掩码中减去掩码的确定性抖动分量再除以(BER10 e^-16)对应的Q因子8.22即可得到均方根抖动。外推结果表明故障率越低所需的眼图窗口越大而能容忍较高故障率的应用所需的窗口越小。需要注意的是迄今为止JEDEC委员会尚未完全定义随机抖动分量因为该委员会仍在讨论表征该分量的最佳方法。下面将使用现有的支持(BER10 e^-16)的窗口尺寸进行研究。仿真挑战在DDR4和LPDDR4出现之前预留余量的建立时间和保持时间要求允许用户将仿真重点放在时序预算的确定性元素上。通常基于PRBS-7伪随机二进制序列-7信号的方法可以捕捉最坏情况的影响只要仿真案例能激发极端串扰和同时开关噪声。根据接口宽度和IO模型提取的复杂度在仿真中使用晶体管级模型可能会导致较长的运行时间30至40小时并不少见——虽然耗时但仍可管理。而试图通过蛮力仿真捕捉足够多的比特以实现低BER性能则需要数周时间才能完成。在捕捉电源供应诱导抖动的非线性效应的同时模拟低比特误码率需要采用不同的策略。诸如HSPICE中的StatEye功能等通道仿真器通过从脉冲/边缘响应生成概率密度函数PDF来捕捉低BER性能。瞬态仿真生成初始脉冲或阶跃响应。在StatEye通过叠加生成概率密度函数的情况下该工具会保存响应供未来仿真重用无需重新运行初始瞬态分析。StatEye会针对不同的模式和抖动激励重新仿真根据比特流中的模式叠加单比特响应。为支持标准脉冲响应的统计方法被仿真的通道应具有线性时不变LTI响应。对于许多高速串行应用仅限于具有LTI响应的无源通道模型的仿真足以准确表征接口以满足仿真需求。差分信号会抑制共模电源噪声相关的抖动效应较小不会成为时序收敛的主要驱动因素。单个脉冲响应就足以生成生成眼图所需的概率密度函数图3。StatEye分析能够注入抖动并绘制浴盆曲线以展示目标BER为10 e^-16时的性能这在清晰捕捉随机抖动的时序影响方面具有显著优势。此外将PHY物理层诱导的抖动直接注入仿真可减少基于表格的时序预算通常伴随的悲观性。图3典型的StatEye应用眼图由线性时不变通道模型的脉冲响应生成。对于DDR应用PSIJ可能主导系统级时序预算。要准确模拟这些效应需要包含晶体管级电路模型。正如本文后面将展示的IBIS输入/输出缓冲器信息规范缓冲器在捕捉电源轨噪声导致的抖动效应方面不够准确。当电路通过感性供电路径汲取电流时会在电源轨上产生L*(dI/dt)噪声图4从而导致非线性响应。为准确捕捉这种效应StatEye采用多边缘响应方法来生成正确的波形。StatEye提供两种潜在方法来解决这一问题边缘模式Edge mode和全瞬态模式Full Transient mode。图4该DDR仿真包含晶体管级模型和产生非线性脉冲响应的噪声电源轨。在StatEye中捕捉非线性统计眼图分析方法通过根据特定比特流中的符号叠加单比特脉冲响应来生成眼图。虽然与传统的基于瞬态的方法相比统计方法显著降低了眼图生成的计算成本但当目标系统具有强非线性组件时其准确性会下降。典型的准确性下降发生在非线性缓冲器不平衡且负脉冲响应与正脉冲响应不同的情况下。在这些情况下眼图会变得不对称图5。因此由于缓冲器不平衡传统的统计方法无法以足够的准确性捕捉眼图。图5左侧的瞬态响应显示上升沿和下降沿响应的不平衡而右侧的统计结果无法捕捉到这一点。为捕捉这些效应StatEye可以选择使用“边缘模式”或“全瞬态模式”。边缘模式允许用户通过捕捉对单独上升沿和下降沿以及不同模式组合的响应来捕捉非线性效应图6。通过根据比特流的符号模式叠加多个边缘的响应StatEye能够捕捉响应的非线性。要实现这种更高的准确性需要使用瞬态求解器增加初始仿真时间以生成每个边缘的响应。而脉冲响应仿真只需一次瞬态运行边缘模式下则必须为每个边缘组合脉冲响应运行瞬态仿真仿真时间随边缘数量线性增加。然而在这些初始瞬态仿真之后StatEye会保存响应供不同模式和抖动条件的仿真重用。在项目过程中这将节省大量仿真时间因为StatEye仿真比标准HSPICE瞬态仿真运行得更快。图6显示与绿色的初始瞬态响应相比增加边缘数量如何提高StatEye响应的准确性。图6用于捕捉非线性效应的边缘响应。当模拟非线性效应时随着电源供应诱导抖动的非线性变得更加复杂叠加原理最终会失效从而失去所需的准确性。可以通过生成额外的边缘响应来提高准确性但这很快就会达到收益递减点此时需要运行的瞬态仿真数量会变得难以承受。StatEye还提供“全瞬态模式”该模式以牺牲仿真时间和灵活性为代价提高准确性。此模式不应与HSPICE的标准瞬态仿真模式混淆。StatEye的“全瞬态”模式基于对所发送的精确比特流的响应生成概率密度函数。这种方法的缺点是运行多个抖动案例时每次都需要重新运行此瞬态仿真。接下来将首先探讨StatEye中全瞬态模式的功能然后使用边缘模式重新进行相同的仿真。LPDDR4接口的StatEye仿真为探索StatEye在捕捉电源供应诱导抖动方面的能力搭建了一个简单的仿真平台用于模拟单个字节写操作期间的信号传输图7。保持仿真环境简单可进行简单的假设分析而不会因次要和 tertiary 效应使结果复杂化。该接口包含11个IO的晶体管级模型DQ7:0、DM0以及差分选通信号DQS0、DQS0#。包含一个85mm长、特征阻抗约为51Ω的有损W元素模型。该模型采用带状线环境布线单端信号之间的间距为带状线到参考平面高度的2倍。SDRAM器件采用1.3pF的集总电容建模。IO采用典型工艺模型在标称核心电压和IO电压1.2V下工作。温度设置为25°C。IO的输出阻抗为40Ω slew rate转换速率设置为最快约7V/ns。信号在SDRAM端通过60Ω的上拉端接至VDDQ。为捕捉电源轨噪声电路通过0.16nH的电感和50mΩ的电阻从直流电压源汲取VDDQ电源的开关电流。为捕捉极端串扰和SSO同时开关输出情况DQ7、5-0和DM以2666.7Mbps的数据速率切换相同的PRBS14伪随机二进制序列-14模式。DQ6切换相同的PRBS14模式但翻转180°以捕捉“奇模”开关效应。图7仿真环境。要在该接口上运行StatEye需在IO模型的核心电压侧输入处放置入射端口并在互连末端的SDRAM处和VDDQ轨上放置探测端口。生成的脉冲和边缘响应将包含电源轨噪声引起的时间和电压失真。瞬态仿真结果为进行此分析将HSPICE中标准瞬态分析的结果用作参考以判断StatEye结果的准确性。基本假设是瞬态结果是“正确的”而StatEye结果是这些结果的近似值。图8中的瞬态结果显示VDDQ轨上的峰峰值噪声为321mV。在SDRAM负载处捕捉了DQ2和DQ6的眼图开口。DQ2将具有强烈的偶模耦合效应而翻转180°的DQ6将显示奇模耦合效应。这些眼图是相对于2666.7Mbps下375ps的理想比特时间1个UI捕捉的。本文后面将讨论由差分DQS触发的眼图结果。孔径定义为以其最佳Vref为中心、总高度为120mV的矩形宽度。两个眼图的开口均为284ps。对于DQ2最佳Vref为778mV对于DQ6最佳Vref为790mV。需要注意的是对于DDR4接口将为字节内的所有信号计算一个单一的Vcent参考值。JEDEC将Vcent定义为每个比特的最佳Vref设置范围的中点。为进行此分析使用每个信号的最佳Vref将StatEye结果与标准瞬态结果进行比较。图8用于在266.7Mbps下与StatEye测量结果比较的瞬态仿真结果。StatEye结果模式TRAN全瞬态模式StatEye的“全瞬态”模式应能通过从输入比特流生成必要的概率密度函数令人满意地捕捉非线性效应。图9显示了标准HSPICE仿真中测量的MVDDQ轨与StatEye仿真中MVDDQ的端口探测结果叠加。StatEye生成的波形是从探测电源轨的端口响应的PDF生成的“展开眼图”。在这种情况下两条曲线完全重叠。图9标准HSPICE瞬态仿真测量的MVDDQ与StatEye仿真的MVDDQ端口探测结果叠加。图10显示了DQ2和DQ6生成的眼图比较。StatEye结果的开口宽度非常接近标准HSPICE和StatEye结果之间仅相差几皮秒。两种方法之间的Vref放置有8mV至14mV的小偏移。总体而言这仍然是一个良好的性能匹配。全瞬态模式提供了良好的结果但由于脉冲响应过长且复杂而无法保存因此必须为每个仿真的抖动案例重复运行仿真的瞬态部分。图10DQ2和DQ6眼图比较标准HSPICE结果上与StatEye结果下。包含DQS抖动图10中的眼图是相对于2667Mbps运行时375ps的理想单位间隔捕捉的。由于DDR4是源同步接口接收眼图应相对于与DQ相位相差90°发送的差分DQS进行测量。DQS上的一些抖动会被抵消因为它对DQ和DQS都是共有的。捕捉DQS抖动的时序影响需要在0伏DDR选通信号DQS/DQS#的交叉点生成抖动概率函数图11。DQS对的峰峰值抖动约为66ps。图11用于捕捉DQS抖动对接收端时序影响的抖动函数。需要进行第二轮仿真将DQS抖动函数应用于接收的DQ信号以近似DQS与DQ的跟踪效应。利用StatEye应用任意概率-时间抖动函数的能力可以在眼图中捕捉DQS抖动和由此产生的抖动跟踪。图12显示了HSPICE中生成的触发眼图与受DQS/DQS#抖动函数干扰的眼图之间的良好一致性。为捕捉这些结果将抖动函数应用于图10中显示的包含电源轨噪声效应的DQ波形以及另一组具有理想电源轨的仿真结果。由于DQS的抖动函数包含电源供应噪声效应将其应用于已存在噪声的DQ信号会夸大电源轨噪声对接口的影响。图12中的眼图是将DQS噪声应用于无电源轨噪声生成的DQ眼图得到的。这与标准HSPICE瞬态结果显示出非常好的一致性。该解决方案的稳健性有待深入研究因为将抖动函数应用于理想电源轨生成的DQ信号可能会遗漏一些PSIJ效应。图12由DQS/DQS#“触发”的DQ2和DQ6眼图比较标准HSPICE结果上与StatEye结果下。关于LPDDR4写时序的说明LPDDR4在写操作期间SDRAM接收器内的DQS与DQ路径不匹配。这与DDR4不同DDR4实现了 skew偏移匹配路径并将DQS发送到DQ信号的中心。LPDDR4的不匹配延迟使SDRAM能够实现一定程度的功耗节省。然后LPDDR4器件将DQS的位置训练到DQ眼图的中心。系统跟踪VT阈值电压漂移效应并根据需要更新DQS的训练。JEDEC将DQ和DQS之间的偏移指定为300ps至800ps范围图13。在最高频率4267Mbps下这意味着DQS和DQ之间的间隔超过3个单位间隔。当信号以如此大的间隔发送时与信号正交发送相比有益的抖动跟踪会减少。这对在StatEye DQS结果中捕捉DQS抖动的时序效应提出了挑战。LPDDR4写接口中抖动跟踪的缺失将是未来研究的主题。图13tDQS2DQ参数允许DQS和DQ之间的偏移高达800ps。StatEye结果模式EDGE边缘模式StatEye中的边缘模式相比全瞬态模式在运行时间上有一些优势。生成边缘的初始瞬态响应后可以保存并重用这些响应。这允许进行多次假设分析节省大量时间。全瞬态模式则需要为每个运行的案例重新完整运行瞬态分析。使用边缘模式的缺点是当响应的非线性变得过于明显时叠加原理开始失效。查看图14中偶模和奇模模式的比特流随着边缘数量的增加匹配度逐渐提高。同样图15中电源轨的匹配度也随之提高。虽然8个边缘的比特流匹配看起来很好即使2个边缘也能形成可接受的匹配但电源轨噪声的匹配并不理想——8边缘方法显示出最接近的匹配但噪声摆幅的幅度仍然明显更大而其时序则有合理的匹配。图14瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的比特流比较。图15瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的电源轨活动比较。基于上述图表8边缘解决方案最适合与瞬态进行比较。与之前一样将StatEye方法生成的眼图与偶模和奇模耦合的瞬态结果进行比较。图16中瞬态模式的DQ2眼图开口284ps与StatEye 8边缘结果315ps之间存在显著差异。在图的右侧DQ6的眼图开口接近但计算出的VREF存在较大差异——瞬态结果为790mV而StatEye结果为742mV。这些结果表明瞬态和StatEye边缘结果之间没有良好的匹配似乎表明叠加方法在捕捉电源轨噪声对整体性能的影响方面存在失效。图16瞬态眼图开口与“8边缘”StatEye结果的比较。使用叠加方法捕捉PSIJ下图17展示了两种演示的StatEye方法之间的显著差异。差分DQS波形显示了电源轨噪声的影响没有符号间干扰ISI的额外复杂性且串扰非常小。StatEye 8边缘结果显示基本为零抖动。这反映了叠加方法的缺陷。PDF函数基于叠加的脉冲响应。图1中提到的电源轨塌陷的时序影响在这种方法中缺失导致结果不准确。要使8边缘结果有意义必须包含电源供应噪声的时序抖动影响。图17瞬态、StatEye-TRAN和StatEye-EDGE模式的DQS抖动。电源供应的上下变化导致发送的信号在电源轨塌陷时延迟在电源轨升高时加速。每个电路都有一个电源供应诱导抖动特征以调制因子的形式表示该因子以ps/mV为单位表征对噪声的敏感性。本实验中的电路在IO电源轨上的调制因子为0.24ps/mV。利用该因子可以将电源轨噪声转换为抖动函数用于干扰初始仿真的DQ信号。图18展示了一种使用Synopsys的Custom Waveview™的方法该方法从电源轨的PDF中捕捉电压变化函数。将该函数与调制因子缩放生成可应用于先前仿真中DQ信号的抖动函数。图18从电源轨噪声生成时序抖动函数。再次生成应用了抖动函数的眼图StatEye在EDGE模式下通过重新加载初始仿真的边缘响应并仅将抖动函数应用于发送端口加速了这一过程。StatEye的全瞬态模式没有这种重新加载功能。图19显示了结果。在这种情况下眼图明显变小表明抖动函数可能过于激进或者图18中捕捉电压噪声的时间点可能不合适。包含选通信号的抖动效应缩小了瞬态生成的眼图和StatEye结果之间的差异然而关于在EDGE模式下捕捉电源轨时序影响的准确性存在显著不确定性。图19应用电源轨抖动函数生成的边缘模式眼图。在强电源供应诱导抖动环境中使用EDGE模式生成可靠时序结果的可行性需要进一步实验和研究以判断是否能获得可靠结果。考虑到其潜在的灵活性和求解时间优势开发可行的基于边缘的流程是值得的。可能的解决方案是结合StatEye的全瞬态模式生成初始PSIJ抖动函数再结合边缘模式生成最终眼图从而获得准确性和运行时间之间的更佳平衡。使用StatEye收敛互连级时序下图20反映了DDR4接口写操作的典型简化时序预算。它包括PHY或控制器发送信号的贡献以及SDRAM接收信号的贡献。它们的总和为194ps在375ps的单位间隔中剩余部分用于互连不确定性。PHY的贡献分为PLL锁相环源的抖动、PHY宏块上侵蚀时序余量的PSIJ、由同一信号路径上上升沿和下降沿之间的输出延迟差异引起的占空比效应以及训练误差。SDRAM的贡献仅限于其掩码要求在2667Mbps下为0.22UI或82ps。减去PHY和SDRAM的贡献后剩余的余量属于互连预算——符号间干扰、串扰、反射和1.2V电源轨上的电源供应诱导抖动。根据全瞬态方法生成的奇模耦合眼图通过从理想UI中减去孔径来计算互连不确定性得到118ps的互连不确定性。将其与PHY和SDRAM的贡献相加194 ps118 ps312 ps的时序不确定性在2667Mbps下有63ps的余量。图202667Mbps下DDR4写操作的时序预算。为了完整性并避免与书面预算计算相关的一些悲观性应将时序预算的组件纳入互连仿真。在StatEye中PLL抖动分量可以作为1.095ps-RMS的随机抖动分量应用于输入激励。电源供应诱导抖动作为200MHz下52ps峰峰值的周期性抖动激励应用。上升和下降延迟不匹配可以作为1.6%的占空比失真DCD应用。为简单起见可以将训练误差视为静态贡献者。这可能有些保守因为某些组件存在一定的可变性但静态近似对于本实验来说是足够的。为捕捉30ps的训练误差将接收最小窗口从82ps扩展到112ps图21。如果仿真眼图不违反修改后的掩码则时序收敛。这种方法仍然包含悲观性因为该方法通常假设所有或大多数不确定性贡献者同时达到其最大条件。图21将抖动应用于输入激励包含PHY随机抖动、周期性抖动和占空比失真分量。输入抖动激励对眼图开口的影响在输入激励上包含抖动会导致负载处的眼图闭合和失真。其影响不一定线性叠加尤其是在DDR4或LPDDR4中最佳窗口位置随训练而变化。本示例案例使用信号DQ6的奇模耦合结果作为参考基准孔径大小为257ps。1.6%的占空比失真在1333MHz2666Mbps下为12ps仅转化为2ps的眼图不确定性增加。图22右侧的波形显示脉冲宽度如预期般缩小但在眼图本身中训练后的最佳VREF位置从784mV转移到758mV这是由于占空比失真增加导致上升沿和下降沿的交叉点偏移。这从图20中描述的典型预算方法中消除了10ps的悲观性。图22占空比失真对输出眼图的影响。52ps的200MHz周期性抖动和1.095ps-rms随机抖动的时序收敛效应如图23所示。此处的影响叠加略呈线性51ps的周期性抖动出现在眼图输出端15ps的随机抖动出现在输出端而不是预期的18ps1.095ps×16.444。后者是由于最佳VREF从784mV转移到792mV造成的。注意右下角随机抖动眼图上表示概率密度的右侧刻度现在显示1E-18范围内的事件而周期性抖动结果为1E-6范围。参考下图24将所有形式的输入抖动DCD、PJ、RJ与电源供应诱导抖动一起注入StatEye仿真最终眼图开口为189ps。这轻松超过了图21中定义的112ps修改后掩码要求超出77ps。这比图20中电子表格预算中互连不确定性与不确定性值算术相加时预测的余量多14ps。图23周期性抖动左和随机抖动右引起的眼图闭合。图24注入所有抖动后的最终眼图、抖动源的浴盆曲线和眼图余量。抖动放大与DDR接口在高比特率5Gbps及以上的有损互连环境中输入抖动的放大可能是时序不确定性的重要贡献者。占空比抖动、正弦抖动和随机抖动在有损互连中都会被放大每种抖动都有其自身的放大特征。当前和提议的DDR标准将以4267Mbps运行更高的比特率无疑也将出现。尽管与高速串行链路相比DDR中的通道长度仍然较短但SDRAM引入的容性负载会增加符号间干扰。随着ISI的增加实现的抖动放大程度也会增加。展望未来准确包含所有形式抖动的放大对于DDR接口的互连级时序收敛至关重要。IBIS缓冲器捕捉PSIJ的适用性在这些仿真中使用IBIS模型而非晶体管级模型可以减少生成初始边缘响应所需的瞬态仿真时间。IBIS缓冲器能否足够准确地捕捉PSIJ以用于这些仿真当电流通过电源阻抗模型汲取时功率感知型IBIS模型在复制IO电流和由此产生的电源轨噪声方面表现良好。缓冲器模型本身捕捉发送边缘的性能以及电源轨噪声导致的边缘劣化。所缺少的是从核心到IO域电平转换器再到输出焊盘的VDDQ域延迟。除了输出边缘的劣化外电源轨噪声还会导致电路延迟发生变化——电压越高延迟越短电压越低延迟越长。这种延迟是电源供应诱导抖动的关键组成部分在使用IBIS缓冲器进行仿真时会被遗漏。图25显示了晶体管级模型与未削波和削波的功率感知型IBIS缓冲器的电源轨塌陷延迟。右下角的波形清楚地显示了与电路延迟相关的延迟。IBIS缓冲器无法捕捉这种延迟。图25晶体管级IO模型和IO缓冲器的延迟。电源轨塌陷导致的延迟参考图26以下是使用晶体管级模型以及未削波和削波IBIS模型生成的眼图。关注偏移值因为它们代表PSIJ晶体管级模型的偏移值明显更大。顶部的眼图由理想单位间隔触发。DDR接口是源同步的其性能取决于DQ和DQS之间的相对时序。还绘制了由差分DQS触发的眼图。尽管信号之间可能存在有益的抖动跟踪或缺乏抖动跟踪但这些眼图并未显示出更好的相关性。这些结果表明IBIS模型不适合用于此分析。图26IBIS眼图与晶体管级模型眼图的比较。总结随着随机抖动性能和相关比特误码率要求的纳入时序收敛仿真变得更具挑战性这就需要使用统计眼图表征方法而不仅仅是用于先前DDR接口的确定性抖动表征技术。最初这些统计技术似乎与准确捕捉电源供应诱导抖动效应所需的晶体管级SPICE仿真方法不兼容这种抖动效应是当硅电路通过感性电源阻抗汲取电流时发生的。StatEye的全瞬态模式在眼图开口无论是理想触发还是DQS触发以及电源噪声模式方面与标准瞬态表现出良好的一致性。基于全瞬态模式本文展示了输入抖动效应的捕捉以及一些时序预算悲观性的消除。全瞬态模式的缺点是无法保存和重新加载响应需要重新运行瞬态仿真。往期推荐带SSN影响因素的DDR4接口SIPI分析DDR4 RDIMMs中VREF Traing过程及对Timing的影响分析汽车系统级芯片LPDDR4 接口封装设计中的SIPI考虑DDR4内存的timing margin分析和功耗讨论高速DDR4通道中过孔残桩的信号完整性表征DDR4 Address Bus Fly-by通道SI设计DDR4 channel Via stubs对FEXT串扰的影响DDR4 PHY VDDQ电源设计Cdie的考虑即确认Cdie需要多少DDR4 Flyby应用拓扑结构的电、热性能评估不同激励码型对DDR4 SIPI的影响LPDDR4 ECC机制及不同ECC对比DDR3 SSTL电平与DDR4 POD电平对比介绍一种根据DDR4 DRAM颗粒IDD电流设计电源PDN的方法LPDDR4 ZQ PU/PD校准方法DDR4 IO PAD电容Cio对通道性能的影响DDR4全链路电源SSN及对信号质量的影响LPDDR4X DBI功能对SI/PI和功耗的影响ADAS汽车芯片LPDDR4 SIPI联合仿真案列LPDDR4x的系统级SI-PI协同仿真车载芯片LPDDR4x 信号走线长度的SI研究
（LP）DDR4接口的PSIJ和RJ性能仿真评估
【芯片SIPI设计星球】包含全面的芯片SIPI设计文章▼ 星球二维码另有SIPI系列培训课程和设计服务欢迎点击如下链接了解详情芯片SIPI系列视频培训课程PILPDDR4LPDD5HSPICE芯片端到端SIPI一站式设计服务欢迎咨询~~自DDR内存问世以来优化信号完整性和电源完整性就至关重要。随着比特率的提高和IO电压的降低电源完整性表征在设计工作中所占的比重不断增加。源同步接口中DDR电路在写操作期间会驱动差分DQS选通信号该信号与DQ数据信号相位相差90°。当单个字节内多达9个信号同时切换通常为同一方向时可能会发生显著的电源轨塌陷导致DQ信号相对于DQS延迟并侵蚀信号建立时间余量图1。图1写操作期间的电源轨塌陷导致建立时间显著缩短。自2000年源同步内存标准发布以来这种效应一直主导着DDR接口的时序预算计算。要准确模拟这些电源供应诱导抖动PSIJ效应需要使用驱动信号的晶体管级电路模型这可能会导致较长的仿真时间。接下来内容将使用HSPICE StatEye的功能来支持仿真这些仿真包括必须表征到比特误码率BER为10 e^-16的电源供应诱导抖动。下面也将总结哪些方法效果良好哪些方法需要进一步探索。DDR4、LPDDR4与低BER表征对于DDR3及更早的标准人们的工作假设是随机抖动RJ在时序预算中占比几乎可以忽略不计随机电压噪声对总信号摆幅的影响也很小。在实际应用中这些规范认为满足SDRAM的建立时间和保持时间要求就能确保接口100%无错误运行违反建立时间和保持时间要求则会导致100%的故障。但实际上这两种情况都不成立。错误的可能性始终存在只是概率极低。由于随机抖动的无界性进入高误码率区域并非阶跃变化而是随时间的渐变过程。对于DDR3及其前代产品这是通过在规范中预留余量来应对少量随机抖动的。当数据速率超过1600Mbps时所需的预留余量变得很大导致时序预算难以收敛因为预留余量后的SDRAM开始占据预算的更大份额。主芯片设计人员也会采用预留余量的做法。这些过于保守的预留余量设计导致接口在理论上无法收敛时序但在实验室中却能正常工作。为解决这一问题DDR4和LPDDR4采用了高速串行应用如PCI-E、USB和SATA中常见的比特误码率BER概念。BER方法允许设计人员根据应用所需的误码率进行设计避免过度设计。图2展示了DDR4标准中的接收掩码示例。TdIVW_Total总时间窗口和VdIVW_Total总电压窗口定义了SDRAM器件焊球处实现(BER10 e^-16)所需的时间和电压窗口。该掩码是特定器件SDRAM不确定性的确定性分量和随机分量之和。确定性窗口要求被视为恒定值确定性窗口与总窗口之间的差值定义了在BER10 e^-16时SDRAM对时序预算的随机抖动贡献分量。图2JEDEC DDR4 SDRAM标准JESD79-4A中的DDR4接收掩码。由于随机抖动遵循高斯分布可以通过将眼图中随机分量的均方根RMS抖动值乘以相应的Q因子外推到特定应用的目标BER。通过从总掩码中减去掩码的确定性抖动分量再除以(BER10 e^-16)对应的Q因子8.22即可得到均方根抖动。外推结果表明故障率越低所需的眼图窗口越大而能容忍较高故障率的应用所需的窗口越小。需要注意的是迄今为止JEDEC委员会尚未完全定义随机抖动分量因为该委员会仍在讨论表征该分量的最佳方法。下面将使用现有的支持(BER10 e^-16)的窗口尺寸进行研究。仿真挑战在DDR4和LPDDR4出现之前预留余量的建立时间和保持时间要求允许用户将仿真重点放在时序预算的确定性元素上。通常基于PRBS-7伪随机二进制序列-7信号的方法可以捕捉最坏情况的影响只要仿真案例能激发极端串扰和同时开关噪声。根据接口宽度和IO模型提取的复杂度在仿真中使用晶体管级模型可能会导致较长的运行时间30至40小时并不少见——虽然耗时但仍可管理。而试图通过蛮力仿真捕捉足够多的比特以实现低BER性能则需要数周时间才能完成。在捕捉电源供应诱导抖动的非线性效应的同时模拟低比特误码率需要采用不同的策略。诸如HSPICE中的StatEye功能等通道仿真器通过从脉冲/边缘响应生成概率密度函数PDF来捕捉低BER性能。瞬态仿真生成初始脉冲或阶跃响应。在StatEye通过叠加生成概率密度函数的情况下该工具会保存响应供未来仿真重用无需重新运行初始瞬态分析。StatEye会针对不同的模式和抖动激励重新仿真根据比特流中的模式叠加单比特响应。为支持标准脉冲响应的统计方法被仿真的通道应具有线性时不变LTI响应。对于许多高速串行应用仅限于具有LTI响应的无源通道模型的仿真足以准确表征接口以满足仿真需求。差分信号会抑制共模电源噪声相关的抖动效应较小不会成为时序收敛的主要驱动因素。单个脉冲响应就足以生成生成眼图所需的概率密度函数图3。StatEye分析能够注入抖动并绘制浴盆曲线以展示目标BER为10 e^-16时的性能这在清晰捕捉随机抖动的时序影响方面具有显著优势。此外将PHY物理层诱导的抖动直接注入仿真可减少基于表格的时序预算通常伴随的悲观性。图3典型的StatEye应用眼图由线性时不变通道模型的脉冲响应生成。对于DDR应用PSIJ可能主导系统级时序预算。要准确模拟这些效应需要包含晶体管级电路模型。正如本文后面将展示的IBIS输入/输出缓冲器信息规范缓冲器在捕捉电源轨噪声导致的抖动效应方面不够准确。当电路通过感性供电路径汲取电流时会在电源轨上产生L*(dI/dt)噪声图4从而导致非线性响应。为准确捕捉这种效应StatEye采用多边缘响应方法来生成正确的波形。StatEye提供两种潜在方法来解决这一问题边缘模式Edge mode和全瞬态模式Full Transient mode。图4该DDR仿真包含晶体管级模型和产生非线性脉冲响应的噪声电源轨。在StatEye中捕捉非线性统计眼图分析方法通过根据特定比特流中的符号叠加单比特脉冲响应来生成眼图。虽然与传统的基于瞬态的方法相比统计方法显著降低了眼图生成的计算成本但当目标系统具有强非线性组件时其准确性会下降。典型的准确性下降发生在非线性缓冲器不平衡且负脉冲响应与正脉冲响应不同的情况下。在这些情况下眼图会变得不对称图5。因此由于缓冲器不平衡传统的统计方法无法以足够的准确性捕捉眼图。图5左侧的瞬态响应显示上升沿和下降沿响应的不平衡而右侧的统计结果无法捕捉到这一点。为捕捉这些效应StatEye可以选择使用“边缘模式”或“全瞬态模式”。边缘模式允许用户通过捕捉对单独上升沿和下降沿以及不同模式组合的响应来捕捉非线性效应图6。通过根据比特流的符号模式叠加多个边缘的响应StatEye能够捕捉响应的非线性。要实现这种更高的准确性需要使用瞬态求解器增加初始仿真时间以生成每个边缘的响应。而脉冲响应仿真只需一次瞬态运行边缘模式下则必须为每个边缘组合脉冲响应运行瞬态仿真仿真时间随边缘数量线性增加。然而在这些初始瞬态仿真之后StatEye会保存响应供不同模式和抖动条件的仿真重用。在项目过程中这将节省大量仿真时间因为StatEye仿真比标准HSPICE瞬态仿真运行得更快。图6显示与绿色的初始瞬态响应相比增加边缘数量如何提高StatEye响应的准确性。图6用于捕捉非线性效应的边缘响应。当模拟非线性效应时随着电源供应诱导抖动的非线性变得更加复杂叠加原理最终会失效从而失去所需的准确性。可以通过生成额外的边缘响应来提高准确性但这很快就会达到收益递减点此时需要运行的瞬态仿真数量会变得难以承受。StatEye还提供“全瞬态模式”该模式以牺牲仿真时间和灵活性为代价提高准确性。此模式不应与HSPICE的标准瞬态仿真模式混淆。StatEye的“全瞬态”模式基于对所发送的精确比特流的响应生成概率密度函数。这种方法的缺点是运行多个抖动案例时每次都需要重新运行此瞬态仿真。接下来将首先探讨StatEye中全瞬态模式的功能然后使用边缘模式重新进行相同的仿真。LPDDR4接口的StatEye仿真为探索StatEye在捕捉电源供应诱导抖动方面的能力搭建了一个简单的仿真平台用于模拟单个字节写操作期间的信号传输图7。保持仿真环境简单可进行简单的假设分析而不会因次要和 tertiary 效应使结果复杂化。该接口包含11个IO的晶体管级模型DQ7:0、DM0以及差分选通信号DQS0、DQS0#。包含一个85mm长、特征阻抗约为51Ω的有损W元素模型。该模型采用带状线环境布线单端信号之间的间距为带状线到参考平面高度的2倍。SDRAM器件采用1.3pF的集总电容建模。IO采用典型工艺模型在标称核心电压和IO电压1.2V下工作。温度设置为25°C。IO的输出阻抗为40Ω slew rate转换速率设置为最快约7V/ns。信号在SDRAM端通过60Ω的上拉端接至VDDQ。为捕捉电源轨噪声电路通过0.16nH的电感和50mΩ的电阻从直流电压源汲取VDDQ电源的开关电流。为捕捉极端串扰和SSO同时开关输出情况DQ7、5-0和DM以2666.7Mbps的数据速率切换相同的PRBS14伪随机二进制序列-14模式。DQ6切换相同的PRBS14模式但翻转180°以捕捉“奇模”开关效应。图7仿真环境。要在该接口上运行StatEye需在IO模型的核心电压侧输入处放置入射端口并在互连末端的SDRAM处和VDDQ轨上放置探测端口。生成的脉冲和边缘响应将包含电源轨噪声引起的时间和电压失真。瞬态仿真结果为进行此分析将HSPICE中标准瞬态分析的结果用作参考以判断StatEye结果的准确性。基本假设是瞬态结果是“正确的”而StatEye结果是这些结果的近似值。图8中的瞬态结果显示VDDQ轨上的峰峰值噪声为321mV。在SDRAM负载处捕捉了DQ2和DQ6的眼图开口。DQ2将具有强烈的偶模耦合效应而翻转180°的DQ6将显示奇模耦合效应。这些眼图是相对于2666.7Mbps下375ps的理想比特时间1个UI捕捉的。本文后面将讨论由差分DQS触发的眼图结果。孔径定义为以其最佳Vref为中心、总高度为120mV的矩形宽度。两个眼图的开口均为284ps。对于DQ2最佳Vref为778mV对于DQ6最佳Vref为790mV。需要注意的是对于DDR4接口将为字节内的所有信号计算一个单一的Vcent参考值。JEDEC将Vcent定义为每个比特的最佳Vref设置范围的中点。为进行此分析使用每个信号的最佳Vref将StatEye结果与标准瞬态结果进行比较。图8用于在266.7Mbps下与StatEye测量结果比较的瞬态仿真结果。StatEye结果模式TRAN全瞬态模式StatEye的“全瞬态”模式应能通过从输入比特流生成必要的概率密度函数令人满意地捕捉非线性效应。图9显示了标准HSPICE仿真中测量的MVDDQ轨与StatEye仿真中MVDDQ的端口探测结果叠加。StatEye生成的波形是从探测电源轨的端口响应的PDF生成的“展开眼图”。在这种情况下两条曲线完全重叠。图9标准HSPICE瞬态仿真测量的MVDDQ与StatEye仿真的MVDDQ端口探测结果叠加。图10显示了DQ2和DQ6生成的眼图比较。StatEye结果的开口宽度非常接近标准HSPICE和StatEye结果之间仅相差几皮秒。两种方法之间的Vref放置有8mV至14mV的小偏移。总体而言这仍然是一个良好的性能匹配。全瞬态模式提供了良好的结果但由于脉冲响应过长且复杂而无法保存因此必须为每个仿真的抖动案例重复运行仿真的瞬态部分。图10DQ2和DQ6眼图比较标准HSPICE结果上与StatEye结果下。包含DQS抖动图10中的眼图是相对于2667Mbps运行时375ps的理想单位间隔捕捉的。由于DDR4是源同步接口接收眼图应相对于与DQ相位相差90°发送的差分DQS进行测量。DQS上的一些抖动会被抵消因为它对DQ和DQS都是共有的。捕捉DQS抖动的时序影响需要在0伏DDR选通信号DQS/DQS#的交叉点生成抖动概率函数图11。DQS对的峰峰值抖动约为66ps。图11用于捕捉DQS抖动对接收端时序影响的抖动函数。需要进行第二轮仿真将DQS抖动函数应用于接收的DQ信号以近似DQS与DQ的跟踪效应。利用StatEye应用任意概率-时间抖动函数的能力可以在眼图中捕捉DQS抖动和由此产生的抖动跟踪。图12显示了HSPICE中生成的触发眼图与受DQS/DQS#抖动函数干扰的眼图之间的良好一致性。为捕捉这些结果将抖动函数应用于图10中显示的包含电源轨噪声效应的DQ波形以及另一组具有理想电源轨的仿真结果。由于DQS的抖动函数包含电源供应噪声效应将其应用于已存在噪声的DQ信号会夸大电源轨噪声对接口的影响。图12中的眼图是将DQS噪声应用于无电源轨噪声生成的DQ眼图得到的。这与标准HSPICE瞬态结果显示出非常好的一致性。该解决方案的稳健性有待深入研究因为将抖动函数应用于理想电源轨生成的DQ信号可能会遗漏一些PSIJ效应。图12由DQS/DQS#“触发”的DQ2和DQ6眼图比较标准HSPICE结果上与StatEye结果下。关于LPDDR4写时序的说明LPDDR4在写操作期间SDRAM接收器内的DQS与DQ路径不匹配。这与DDR4不同DDR4实现了 skew偏移匹配路径并将DQS发送到DQ信号的中心。LPDDR4的不匹配延迟使SDRAM能够实现一定程度的功耗节省。然后LPDDR4器件将DQS的位置训练到DQ眼图的中心。系统跟踪VT阈值电压漂移效应并根据需要更新DQS的训练。JEDEC将DQ和DQS之间的偏移指定为300ps至800ps范围图13。在最高频率4267Mbps下这意味着DQS和DQ之间的间隔超过3个单位间隔。当信号以如此大的间隔发送时与信号正交发送相比有益的抖动跟踪会减少。这对在StatEye DQS结果中捕捉DQS抖动的时序效应提出了挑战。LPDDR4写接口中抖动跟踪的缺失将是未来研究的主题。图13tDQS2DQ参数允许DQS和DQ之间的偏移高达800ps。StatEye结果模式EDGE边缘模式StatEye中的边缘模式相比全瞬态模式在运行时间上有一些优势。生成边缘的初始瞬态响应后可以保存并重用这些响应。这允许进行多次假设分析节省大量时间。全瞬态模式则需要为每个运行的案例重新完整运行瞬态分析。使用边缘模式的缺点是当响应的非线性变得过于明显时叠加原理开始失效。查看图14中偶模和奇模模式的比特流随着边缘数量的增加匹配度逐渐提高。同样图15中电源轨的匹配度也随之提高。虽然8个边缘的比特流匹配看起来很好即使2个边缘也能形成可接受的匹配但电源轨噪声的匹配并不理想——8边缘方法显示出最接近的匹配但噪声摆幅的幅度仍然明显更大而其时序则有合理的匹配。图14瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的比特流比较。图15瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的电源轨活动比较。基于上述图表8边缘解决方案最适合与瞬态进行比较。与之前一样将StatEye方法生成的眼图与偶模和奇模耦合的瞬态结果进行比较。图16中瞬态模式的DQ2眼图开口284ps与StatEye 8边缘结果315ps之间存在显著差异。在图的右侧DQ6的眼图开口接近但计算出的VREF存在较大差异——瞬态结果为790mV而StatEye结果为742mV。这些结果表明瞬态和StatEye边缘结果之间没有良好的匹配似乎表明叠加方法在捕捉电源轨噪声对整体性能的影响方面存在失效。图16瞬态眼图开口与“8边缘”StatEye结果的比较。使用叠加方法捕捉PSIJ下图17展示了两种演示的StatEye方法之间的显著差异。差分DQS波形显示了电源轨噪声的影响没有符号间干扰ISI的额外复杂性且串扰非常小。StatEye 8边缘结果显示基本为零抖动。这反映了叠加方法的缺陷。PDF函数基于叠加的脉冲响应。图1中提到的电源轨塌陷的时序影响在这种方法中缺失导致结果不准确。要使8边缘结果有意义必须包含电源供应噪声的时序抖动影响。图17瞬态、StatEye-TRAN和StatEye-EDGE模式的DQS抖动。电源供应的上下变化导致发送的信号在电源轨塌陷时延迟在电源轨升高时加速。每个电路都有一个电源供应诱导抖动特征以调制因子的形式表示该因子以ps/mV为单位表征对噪声的敏感性。本实验中的电路在IO电源轨上的调制因子为0.24ps/mV。利用该因子可以将电源轨噪声转换为抖动函数用于干扰初始仿真的DQ信号。图18展示了一种使用Synopsys的Custom Waveview™的方法该方法从电源轨的PDF中捕捉电压变化函数。将该函数与调制因子缩放生成可应用于先前仿真中DQ信号的抖动函数。图18从电源轨噪声生成时序抖动函数。再次生成应用了抖动函数的眼图StatEye在EDGE模式下通过重新加载初始仿真的边缘响应并仅将抖动函数应用于发送端口加速了这一过程。StatEye的全瞬态模式没有这种重新加载功能。图19显示了结果。在这种情况下眼图明显变小表明抖动函数可能过于激进或者图18中捕捉电压噪声的时间点可能不合适。包含选通信号的抖动效应缩小了瞬态生成的眼图和StatEye结果之间的差异然而关于在EDGE模式下捕捉电源轨时序影响的准确性存在显著不确定性。图19应用电源轨抖动函数生成的边缘模式眼图。在强电源供应诱导抖动环境中使用EDGE模式生成可靠时序结果的可行性需要进一步实验和研究以判断是否能获得可靠结果。考虑到其潜在的灵活性和求解时间优势开发可行的基于边缘的流程是值得的。可能的解决方案是结合StatEye的全瞬态模式生成初始PSIJ抖动函数再结合边缘模式生成最终眼图从而获得准确性和运行时间之间的更佳平衡。使用StatEye收敛互连级时序下图20反映了DDR4接口写操作的典型简化时序预算。它包括PHY或控制器发送信号的贡献以及SDRAM接收信号的贡献。它们的总和为194ps在375ps的单位间隔中剩余部分用于互连不确定性。PHY的贡献分为PLL锁相环源的抖动、PHY宏块上侵蚀时序余量的PSIJ、由同一信号路径上上升沿和下降沿之间的输出延迟差异引起的占空比效应以及训练误差。SDRAM的贡献仅限于其掩码要求在2667Mbps下为0.22UI或82ps。减去PHY和SDRAM的贡献后剩余的余量属于互连预算——符号间干扰、串扰、反射和1.2V电源轨上的电源供应诱导抖动。根据全瞬态方法生成的奇模耦合眼图通过从理想UI中减去孔径来计算互连不确定性得到118ps的互连不确定性。将其与PHY和SDRAM的贡献相加194 ps118 ps312 ps的时序不确定性在2667Mbps下有63ps的余量。图202667Mbps下DDR4写操作的时序预算。为了完整性并避免与书面预算计算相关的一些悲观性应将时序预算的组件纳入互连仿真。在StatEye中PLL抖动分量可以作为1.095ps-RMS的随机抖动分量应用于输入激励。电源供应诱导抖动作为200MHz下52ps峰峰值的周期性抖动激励应用。上升和下降延迟不匹配可以作为1.6%的占空比失真DCD应用。为简单起见可以将训练误差视为静态贡献者。这可能有些保守因为某些组件存在一定的可变性但静态近似对于本实验来说是足够的。为捕捉30ps的训练误差将接收最小窗口从82ps扩展到112ps图21。如果仿真眼图不违反修改后的掩码则时序收敛。这种方法仍然包含悲观性因为该方法通常假设所有或大多数不确定性贡献者同时达到其最大条件。图21将抖动应用于输入激励包含PHY随机抖动、周期性抖动和占空比失真分量。输入抖动激励对眼图开口的影响在输入激励上包含抖动会导致负载处的眼图闭合和失真。其影响不一定线性叠加尤其是在DDR4或LPDDR4中最佳窗口位置随训练而变化。本示例案例使用信号DQ6的奇模耦合结果作为参考基准孔径大小为257ps。1.6%的占空比失真在1333MHz2666Mbps下为12ps仅转化为2ps的眼图不确定性增加。图22右侧的波形显示脉冲宽度如预期般缩小但在眼图本身中训练后的最佳VREF位置从784mV转移到758mV这是由于占空比失真增加导致上升沿和下降沿的交叉点偏移。这从图20中描述的典型预算方法中消除了10ps的悲观性。图22占空比失真对输出眼图的影响。52ps的200MHz周期性抖动和1.095ps-rms随机抖动的时序收敛效应如图23所示。此处的影响叠加略呈线性51ps的周期性抖动出现在眼图输出端15ps的随机抖动出现在输出端而不是预期的18ps1.095ps×16.444。后者是由于最佳VREF从784mV转移到792mV造成的。注意右下角随机抖动眼图上表示概率密度的右侧刻度现在显示1E-18范围内的事件而周期性抖动结果为1E-6范围。参考下图24将所有形式的输入抖动DCD、PJ、RJ与电源供应诱导抖动一起注入StatEye仿真最终眼图开口为189ps。这轻松超过了图21中定义的112ps修改后掩码要求超出77ps。这比图20中电子表格预算中互连不确定性与不确定性值算术相加时预测的余量多14ps。图23周期性抖动左和随机抖动右引起的眼图闭合。图24注入所有抖动后的最终眼图、抖动源的浴盆曲线和眼图余量。抖动放大与DDR接口在高比特率5Gbps及以上的有损互连环境中输入抖动的放大可能是时序不确定性的重要贡献者。占空比抖动、正弦抖动和随机抖动在有损互连中都会被放大每种抖动都有其自身的放大特征。当前和提议的DDR标准将以4267Mbps运行更高的比特率无疑也将出现。尽管与高速串行链路相比DDR中的通道长度仍然较短但SDRAM引入的容性负载会增加符号间干扰。随着ISI的增加实现的抖动放大程度也会增加。展望未来准确包含所有形式抖动的放大对于DDR接口的互连级时序收敛至关重要。IBIS缓冲器捕捉PSIJ的适用性在这些仿真中使用IBIS模型而非晶体管级模型可以减少生成初始边缘响应所需的瞬态仿真时间。IBIS缓冲器能否足够准确地捕捉PSIJ以用于这些仿真当电流通过电源阻抗模型汲取时功率感知型IBIS模型在复制IO电流和由此产生的电源轨噪声方面表现良好。缓冲器模型本身捕捉发送边缘的性能以及电源轨噪声导致的边缘劣化。所缺少的是从核心到IO域电平转换器再到输出焊盘的VDDQ域延迟。除了输出边缘的劣化外电源轨噪声还会导致电路延迟发生变化——电压越高延迟越短电压越低延迟越长。这种延迟是电源供应诱导抖动的关键组成部分在使用IBIS缓冲器进行仿真时会被遗漏。图25显示了晶体管级模型与未削波和削波的功率感知型IBIS缓冲器的电源轨塌陷延迟。右下角的波形清楚地显示了与电路延迟相关的延迟。IBIS缓冲器无法捕捉这种延迟。图25晶体管级IO模型和IO缓冲器的延迟。电源轨塌陷导致的延迟参考图26以下是使用晶体管级模型以及未削波和削波IBIS模型生成的眼图。关注偏移值因为它们代表PSIJ晶体管级模型的偏移值明显更大。顶部的眼图由理想单位间隔触发。DDR接口是源同步的其性能取决于DQ和DQS之间的相对时序。还绘制了由差分DQS触发的眼图。尽管信号之间可能存在有益的抖动跟踪或缺乏抖动跟踪但这些眼图并未显示出更好的相关性。这些结果表明IBIS模型不适合用于此分析。图26IBIS眼图与晶体管级模型眼图的比较。总结随着随机抖动性能和相关比特误码率要求的纳入时序收敛仿真变得更具挑战性这就需要使用统计眼图表征方法而不仅仅是用于先前DDR接口的确定性抖动表征技术。最初这些统计技术似乎与准确捕捉电源供应诱导抖动效应所需的晶体管级SPICE仿真方法不兼容这种抖动效应是当硅电路通过感性电源阻抗汲取电流时发生的。StatEye的全瞬态模式在眼图开口无论是理想触发还是DQS触发以及电源噪声模式方面与标准瞬态表现出良好的一致性。基于全瞬态模式本文展示了输入抖动效应的捕捉以及一些时序预算悲观性的消除。全瞬态模式的缺点是无法保存和重新加载响应需要重新运行瞬态仿真。往期推荐带SSN影响因素的DDR4接口SIPI分析DDR4 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