1. 项目概述在混合信号芯片设计的领域里逐次逼近寄存器模数转换器SAR ADC一直是我个人非常偏爱的一种架构。它就像一位沉着冷静的“二分法”大师通过一次次精密的比较将连续的模拟世界映射到离散的数字王国。尤其是在追求极致能效的物联网、生物医疗传感和移动设备中SAR ADC凭借其与先进CMOS工艺近乎完美的兼容性以及数字化的设计内核成为了当仁不让的首选。然而随着工艺节点不断微缩电源电压持续降低传统SAR ADC中那个为电容阵列提供稳定参考电压的“能量大户”——参考电压缓冲器其设计变得日益棘手功耗和面积开销也越来越难以承受。正是在这种背景下“被动电荷共享”技术走进了我们的视野。它的核心思想非常巧妙与其用一个高功耗的缓冲器去驱动一个低阻抗的参考网络不如用一个预先充好电的大电容即参考电荷池RCR作为临时的“能量仓库”通过电容之间的电荷重新分配来建立比较所需的参考电平。这就像用一个大水箱给多个小杯子分水而不是持续开着高压水龙头。这项技术能显著降低系统功耗但引入了一个新的问题这个“水箱”的容量是有限的每次“分水”都会导致其水位电压略有下降从而在ADC的转换结果中引入非线性误差。本文要深入探讨的正是这个问题的进阶版本当我们将SAR ADC“分段”处理并采用被动电荷共享技术时如何理解和控制由此产生的线性度误差。分段架构本身是为了降低MSB切换的巨大能耗而RCR技术则是为了消除参考缓冲器。当两者结合就诞生了基于被动电荷共享的分段SAR ADC。但具体到实现层面尤其是在将粗量化结果传递给精细量化器的MSB时有多种切换策略和RCR配置方式可选比如对齐切换AS与检测-跳转对齐切换DAS-AS以及位级RCR与子采样级RCR。不同的组合会如何影响最终ADC的微分非线性DNL和积分非线性INL作为设计者我们又该如何根据系统对线性度和功耗的权衡来做出最佳选择这正是本文试图为你厘清的核心问题。无论你是正在攻关高精度ADC的芯片设计师还是对模拟电路前沿技术感兴趣的研究者理解这些细节都将帮助你更自信地驾驭这种高能效架构。2. 核心原理与架构深度解析2.1 传统SAR ADC与功耗瓶颈要理解新技术的价值必须先看清旧架构的局限。一个经典的N位全差分SAR ADC其核心是一个二进制加权的电容式DAC阵列、一个高速比较器以及一套逐次逼近逻辑。转换过程始于采样阶段输入信号被采样到电容阵列的上极板。随后从最高有效位开始逻辑控制DAC阵列的下极板在正参考电压和负参考电压之间切换产生一个试探电压与采样电压进行比较并根据比较结果决定该位是“1”还是“0”。这个过程的能量消耗主要来自电容的充放电。每一次对电容下极板的电压切换都需要从参考电压源汲取电荷。对于MSB电容其容值最大单次切换所消耗的能量是惊人的。计算单端切换能量的经典公式是 $E_{switch} C_{unit} V_{ref}^2 (2^{N}-1)$其中 $C_{unit}$ 是单位电容。可以看到能量随位数N呈指数增长而MSB的切换贡献了其中绝大部分。这就是SAR ADC功耗的主要来源之一。另一个常被忽视的“功耗黑洞”是参考电压缓冲器。在高速高精度转换中DAC阵列的切换会在参考网络上引起瞬态电流导致参考电压波动严重影响线性度。因此必须用一个低输出阻抗、高带宽的缓冲器来驱动参考网络确保其稳定。这个缓冲器本身的静态电流和驱动动态负载所需的电流往往占据了ADC总功耗的相当大比例在深亚微米工艺中其设计复杂度甚至超过了ADC核心本身。2.2 分段架构化整为零的节能策略分段架构的提出直接针对MSB切换的高能耗问题。其思路是将一次完整的N位转换拆分成两次或多次子转换。最常见的是“粗量化细量化”的两级结构。粗量化首先一个位数较少例如M位的“粗”ADC对输入信号进行快速、低精度的转换得到输入信号的大致范围即最高几位有效位。结果传递与细量化粗量化的结果被用来设置“细”ADC中对应MSB电容的状态。然后细ADC再对剩余的误差电压进行精细量化得到低位有效位。这样做的好处是显而易见的。对于细ADC而言由于其MSB已经被预先设置好它只需要从较低的位开始进行逐次逼近。这意味着细ADC中容值最大的那些电容完全避免了动态切换过程从而节省了可观的能量。能量节省的比例大致与分段的比例相关。当然分段也带来了额外的复杂度比如需要两套电容阵列和比较器以及将粗结果传递给细ADC的切换逻辑。2.3 被动电荷共享与参考电荷池告别缓冲器被动电荷共享技术旨在解决参考缓冲器的功耗问题。其核心是用一个或多个预充电的电容来替代直接连接到低阻抗参考源的理想电压源。这些电容被称为参考电荷池。工作原理在采样阶段这些RCR电容被充电至标准的正/负参考电压。在转换阶段的每次位决策时需要建立参考电平的电容即DAC中的位电容会通过开关连接到对应的RCR电容上。由于电荷守恒两个电容共享电荷后会在连接点产生一个介于两者初始电压之间的新电压。这个电压就作为本次比较的参考电平。关键参数βRCR电容 $C_{RCR}$ 与它所服务的位电容 $C_{bit}$ 的比值即 $\beta C_{RCR} / C_{bit}$是决定线性度误差的核心参数。β越大RCR的“储能”越充足每次电荷共享引起的电压跌落越小线性度越好但所需芯片面积也越大。因此β的选择是在线性度、功耗和面积之间进行权衡。RCR的两种组织形式位级RCR每个位电容或每一组位电容都有自己专属的、独立预充电的RCR电容。这提供了最好的隔离性但需要更多的开关和布线。子采样级RCR所有位共享一个大的RCR电容。这节省了面积和开关但不同位之间的电荷共享会相互影响可能引入更复杂的误差。2.4 四种精细MSB设置方法策略的融合当分段架构遇上被动电荷共享在将粗ADC结果传递给细ADC的MSB时就产生了多种策略组合。原文重点分析了四种方法这构成了本文理论分析的核心对齐切换 位级RCR粗ADC的M位结果直接、同时地设置到细ADC的M个MSB上。每个MSB电容在切换时使用自己专属的位级RCR。这种方法逻辑简单但所有MSB同时切换可能导致较大的瞬时电荷需求。对齐切换 子采样级RCR同样是所有MSB同时切换但它们共享一个大的子采样级RCR。这节省了RCR的面积但所有MSB电容同时从同一个“水池”取电电荷共享效应更为显著。检测-跳转对齐切换 位级RCR这是一种更智能的切换方式。它首先检测粗ADC的MSB最高位。如果MSB为1则只将细ADC中对应为1的那些MSB电容从共模电压切换到负参考电压为0则反之。这避免了“对拉”切换进一步降低了切换能耗。在此过程中每个切换的电容使用自己的位级RCR。检测-跳转对齐切换 子采样级RCR切换逻辑与上一种相同但所有切换的电容共享一个子采样级RCR。这理论上在节能和面积效率之间取得了较好的平衡。注意理解“对齐切换”与“检测-跳转对齐切换”的区别至关重要。AS是“蛮力”复制而DAS-AS是“智能”复制。后者通过避免不必要的电容电压翻转例如从Vcm切换到Vrefp然后又因为比较结果需要再切换到Vrefn可以节省大约一半的MSB切换能量。这在功耗敏感的设计中意义重大。3. 线性度误差的建模与理论推导3.1 误差来源与建模思路在理想情况下参考电压源是无限大的即β为无穷大电荷共享不会引起参考电平的任何变化。但在实际中有限的β值意味着每次电荷共享后RCR上的电压 $V_{RCR}$ 会偏离其初始值 $V_{ref}$。这个偏差 $\Delta V V_{RCR} - V_{ref}$ 就是引入非线性误差的根源。我们的目标是为前述四种MSB设置方法推导出由于有限β导致的参考电压误差的闭合解析表达式。这个表达式最终会体现为一个衰减因子 $\alpha$它作用于理想的参考电压差上即实际有效的参考电压变为 $\alpha (V_{refp} - V_{refn})$其中 $0 \alpha 1$。$\alpha$ 越接近1误差越小。推导基于电荷守恒定律和电容分压原理。我们需要对转换过程中的每一个关键节点采样后、粗转换后、MSB设置后、每一位LSB决策后列写电荷守恒方程。3.2 关键公式解析与物理意义原文通过严谨的推导得出了不同阶段、不同方法下的 $\alpha$ 因子表达式。理解这些公式的构成比记住公式本身更重要。对于粗ADC的逐次逼近使用位级RCR 其第k位决策后的衰减因子 $\alpha^{(k)}$ 为 $$\alpha^{(k)} \frac{2\beta}{2\beta \sum_{j0}^{k-1} \frac{C_j}{C_T}} \approx \frac{2\beta}{2\beta 2^{k-N}}$$ 这里$C_T$ 是粗ADC的总电容$N$是粗ADC位数。分母中的求和项代表了在决策第k位时已经做出决策的位电容之和与总电容的比值。这个比值越大意味着已经“消耗”掉的参考电荷越多剩余的RCR电荷“纯度”越低因此 $\alpha$ 越小误差越大。这也解释了为什么MSB决策的误差通常最大因为此时分母中的求和项最小而越到LSB$\alpha$ 越接近1。对于精细MSB的设置四种方法的 $\alpha^{(M)}$ 表达式各有不同体现了其结构特点AS 位级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{C_{TM}}{C_{TF}}}$ 其中 $C_{TM}$ 是精细MSB部分的总电容$C_{TF}$ 是精细ADC的总电容。公式简洁且与输入码值无关误差是固定的。这是因为每个位独立使用自己的RCR且同时切换相互之间没有耦合。AS 子采样级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{(\sum C_i (2b_i -1))^2}{C_{TF}C_{TM}}}$ 这个公式引入了输入码值 $b_i$ 的依赖。求和项 $\sum C_i (2b_i -1)$ 的物理意义是MSB电容阵列的差分输出电压所对应的等效电荷。它的平方项出现在分母中意味着误差与输出码的平方相关这会引入一种特定的非线性失真通常在中间码差分输出接近0时误差最小在两端码时误差最大。DAS-AS 位级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{C_{sw}}{C_{TF}}}$ $C_{sw}$ 是实际发生切换的MSB电容之和见原文公式(11)和(14)。由于DAS-AS只切换一部分电容$C_{sw} \le C_{TM}$所以通常情况下其分母比AS位级RCR的情况要小这意味着 $\alpha$ 更大线性度可能更好。但它的值依赖于输入码因为 $C_{sw}$ 随码值变化。DAS-AS 子采样级RCR$\alpha^{(M)} \frac{2\beta}{2\beta \frac{C_{sw}}{C_{TM}}(1 - \frac{C_{sw}}{C_{TF}})}$ 这是最复杂的一个表达式。分母中的 $\frac{C_{sw}}{C_{TM}}$ 项反映了切换电容占总MSB电容的比例。当 $C_{sw}$ 很小时中间码这项也小使得分母整体较小$\alpha$ 较大线性度好。当 $C_{sw}$ 很大时两端码该项趋近于1公式退化为类似AS子采样级RCR的形式。3.3 四种方法的线性度比较基于上述公式我们可以从理论上对四种方法的线性度进行排序。比较的核心是看谁的 $\alpha^{(M)}$ 在大多数输入码下更接近1。理论分析表明在相同的β下线性度从优到劣大致为AS 位级RCR DAS-AS 子采样级RCR DAS-AS 位级RCR AS 子采样级RCR这个结论有些反直觉。直觉上DAS-AS因为切换的电容更少对RCR的“索取”更少似乎应该线性度更好。但分析显示AS位级RCR由于每个位有独立的、充足的电荷池且切换过程互不干扰反而能提供最稳定、最接近理想的参考电压。而AS子采样级RCR表现最差因为所有MSB电容同时从一个池子取电导致池子电压跌落最严重。实操心得这个排序是选择架构时的黄金参考。如果你的设计对线性度要求极为苛刻例如高于12位那么AS位级RCR几乎是唯一的选择尽管它可能需要更多的电容和开关。如果线性度要求可以稍作妥协以换取更低的功耗和面积那么DAS-AS子采样级RCR是一个非常有吸引力的折中方案。4. 行为级建模与电路仿真验证理论推导固然优美但芯片设计最终要靠仿真和流片说话。原文通过系统的行为级建模和晶体管级电路仿真验证了上述理论分析的正确性并给出了量化的设计指导。4.1 仿真平台与参数设置作者构建了一个11位、50 MS/s的分段SAR ADC行为模型并在65nm CMOS工艺下进行了电路仿真。具体参数如下架构5位粗ADC (51位冗余)细ADC最终输出11位有效位。电容粗ADC单位电容 $C_c 2fF$细ADC单位电容 $C_f 1fF$。采用较小的电容值是为了降低功耗和面积这也凸显了RCR技术在小电容设计中的重要性。评估指标主要关注静态性能——微分非线性DNL和积分非线性INL以及动态性能——信噪失真比SNDR和有效位数ENOB。同时也统计了平均切换能量。4.2 静态性能DNL/INL仿真结果分析仿真结果清晰地印证了理论预测。下图对应原文图14展示了在β5时四种方法对应的INL/DNL曲线。AS 位级RCR表现最佳其INL和DNL均被控制在±0.5 LSB以内这对于一个11位ADC来说是合格的静态性能。这是因为根据公式(28)当β5时MSB设置引入的参考误差 $ (1-\alpha^{(M)}) (V_{refp}-V_{refn}) \approx 0.006 (V_{refp}-V_{refn}) $小于1个LSB$1/2^7$ ≈ 0.0078因此后续的7位LSB量化可以正确进行不会累积大的非线性误差。而其他三种方法则出现了明显的DNL尖峰超过1 LSB和更大的INL波动。这些尖峰通常出现在粗量化码字的边界处这正是分段架构中“失配”的典型表现由于参考误差导致细ADC的传输特性曲线发生畸变使得某些模拟输入区间映射到同一个数字码而某些码则没有对应的模拟输入。原文图14的下半部分绘制了5位精细MSB的输入-输出传输曲线归化。可以明显看到AS子采样级RCR的传输曲线畸变最严重而AS位级RCR的曲线最接近理想的直线。传输曲线的畸变形状与整体ADC的INL形状高度一致这证明了MSB设置阶段引入的参考误差是分段SAR ADC线性度的主要决定因素。4.3 动态性能与能量效率权衡除了静态线性度动态性能如SNDR和能量效率也是关键指标。原文表II总结了在β16时不同架构的性能对比。架构与MSB设置方法SNDR (dB)ENOB (bits)INL (LSB)DNL (LSB)平均切换能量 (相对值)传统SAR (仅MCS)64.210.340.80.61.00 (基准)分段, AS位级RCR64.010.310.50.50.45分段, AS子采样级RCR63.510.242.11.80.45分段, DAS-AS位级RCR63.810.281.51.20.31分段, DAS-AS子采样级RCR63.710.271.21.00.31从表中可以得出几个重要结论线性度印证AS位级RCR在静态线性度INL/DNL上显著优于其他方法这与理论分析完全一致。动态性能所有基于RCR的分段架构其SNDR和ENOB相比传统带参考缓冲器的SAR ADC都有轻微下降约0.5 dB以内。这主要是由参考电压的噪声和波动引起的。AS位级RCR的动态性能下降最小。能量效率分段架构本身大幅降低了切换能量基准的45%。而采用DAS-AS切换策略可以进一步将能量降低到基准的31%实现了显著的节能。DAS-AS子采样级RCR在取得接近最佳节能效果的同时其线性度INL1.2 LSB虽不及AS位级RCR但比AS子采样级RCR要好。4.4 最小β值的选择指南β的选择直接关系到电容面积和线性度。原文表I给出了达到INL ≤ 0.5 LSB所需的最小β值。架构与MSB设置方法所需最小 β分段, AS位级RCR5分段, DAS-AS子采样级RCR150传统SAR位级RCR20传统SAR子采样级RCR500这个表格极具工程指导价值。它明确指出要达到相同的线性度指标0.5 LSB INL分段架构结合AS位级RCR所需的β值5远小于其他任何方案。这意味着它可以用最小的RCR电容面积实现高线性度是面积效率最高的方案。如果采用DAS-AS子采样级RCR则需要非常大的β150才能满足线性度要求这可能会抵消掉其节省的开关电容面积优势。传统的非分段SAR ADC若使用子采样级RCR则需要巨大的β500这在实际中几乎不可行凸显了分段架构在应用RCR技术时的优势。设计决策点这个表格是设计初期的核心参考。如果你的设计受到面积的严格约束且对线性度要求高那么分段 AS 位级RCR是最优解。如果你对功耗极其敏感且可以容忍稍差一点的线性度例如用于数字校正的后台那么分段 DAS-AS 子采样级RCR配合一个适中的β值如16并在数字域进行误差校正可能是一个更平衡的选择。5. 工程实现考量与常见问题5.1 开关时序与电荷注入在被动电荷共享架构中开关的时序设计至关重要。控制RCR预充电、与位电容连接、断开的开关必须精心设计时序以避免电荷注入当MOS开关关断时沟道电荷会注入到连接节点引起电压误差。这种误差是非线性的会直接恶化INL。需要使用 bootstrapped 开关或传输门结构并确保时钟信号有陡峭的边沿。时钟馈通开关栅极信号通过栅漏/栅源电容耦合到敏感节点。采用差分结构可以抑制共模的时钟馈通但差模部分仍需通过对称布局和虚拟开关来抵消。RCR预充电充分性必须确保在每次转换周期内RCR电容有足够的时间被重新充电至精确的参考电压。这限制了ADC的最高转换速率。需要在速度和精度之间折衷。5.2 热噪声与kT/C噪声RCR技术虽然省去了缓冲器的噪声但引入了新的噪声源。RCR电容本身会产生kT/C热噪声。在采样阶段当RCR电容连接到参考电压源进行预充电时其上的噪声会被采样。这个噪声会直接叠加到后续产生的参考电平上。噪声计算单个RCR电容上的热噪声功率为 $kT / C_{RCR}$。对于位级RCR每个位决策的噪声是独立的。对于子采样级RCR噪声会在多个位决策间共享相关性更复杂。影响RCR噪声会降低ADC的信噪比SNR从而限制其有效分辨率。设计时需要确保 $C_{RCR}$ 即 $\beta C_{bit}$足够大使其热噪声低于ADC的量化噪声 floor。对于一个N位ADC通常要求 $kT / C_{RCR} (V_{LSB}^2 / 12) / 4$留出一定的设计余量。5.3 电容失配与校准即使采用了理想的RCR电容阵列本身的失配仍然是高精度SAR ADC的主要限制因素。在分段架构中粗ADC和细ADC之间的增益失配、以及细ADC内部电容的失配都会导致非线性。冗余位文中提到的细ADC包含一个冗余位这是分段ADC中常用的数字校正技术。冗余位提供了重叠的量化区间可以容忍前级比较的较小误差并在数字后端进行纠正从而放松对比较器精度和电容匹配的要求。数字后台校准对于12位及以上的高精度设计通常需要引入数字后台校准算法来校正电容失配和RCR引入的增益误差。文中推导出的参考误差解析表达式 $\alpha$ 可以直接用于构建数字校正的模型这是该理论分析的一大实用价值。通过前台或后台测量出实际的β值或误差曲线可以在数字域对输出码进行补偿从而用较小的β实现较高的线性度。5.4 版图布局的挑战基于RCR的分段SAR ADC版图布局需要格外小心对称性差分电容阵列必须高度对称以抑制共模噪声和偶次非线性。需要采用共质心、交叉耦合等布局技术。寄生电容连接到RCR电容和位电容的开关及走线会引入寄生电容。这些寄生电容会改变有效的β值并可能引入非线性。需要在设计阶段就通过提取寄生参数进行仿真并在版图中尽量减小敏感节点上的寄生。参考电压分布虽然去掉了缓冲器但给RCR电容预充电的全局参考电压 $V_{refp}$ 和 $V_{refn}$ 仍然需要低噪声、低阻抗的分布网络。需要使用宽金属线、足够多的接触孔并可能需要在芯片外围放置去耦电容。6. 设计实例与参数选择流程结合理论分析和仿真结果我们可以梳理出一个清晰的设计流程用于实现一个基于被动电荷共享的分段SAR ADC。6.1 设计规格与架构选型假设我们要设计一个11位、50 MS/s的SAR ADC电源电压1.2V工艺65nm。目标性能INL 1 LSBDNL 1 LSBSNDR 63 dB功耗尽可能低。确定分段比例通常粗ADC的位数约为总位数的1/3到1/2。这里选择5位粗ADC (51位冗余)细ADC。冗余位用于数字校正。选择MSB设置方法与RCR类型如果线性度是首要目标INL0.5 LSB查阅表I选择AS 位级RCR。所需β最小~5。如果功耗是首要目标且可接受INL~1.2 LSB则选择DAS-AS 子采样级RCR。但需注意要达到0.5 LSB INL需要β150面积代价大因此需结合数字校正。折中方案选择DAS-AS 位级RCR其线性度优于子采样级版本功耗优于AS版本。本例选择以高线性度为目标选用AS 位级RCR。6.2 关键参数计算单位电容 $C_{unit}$电容值由热噪声决定。对于11位ADC1 LSB $V_{ref} / 2^{11}$。假设 $V_{ref} 1.2V$则 $V_{LSB} \approx 0.586 mV$。总采样电容 $C_{total}$ 上的热噪声应远小于量化噪声。设定 $kT/C_{total} (V_{LSB}^2/12)/10$10倍余量。 $$ \frac{kT}{C_{total}} \frac{(0.586mV)^2}{12 \times 10} \approx 2.86 \times 10^{-9} V^2 $$ 在室温下T300K$kT \approx 4.14 \times 10^{-21} J$。解得 $C_{total} 4.14e-21 / 2.86e-9 \approx 1.45 fF$。这是一个非常小的值但实际中还要考虑寄生电容、匹配精度等因素。通常对于11位精度单位电容会选择在1-5 fF范围。这里我们设定细ADC单位电容 $C_f 2 fF$。为了降低粗ADC的噪声并改善匹配设粗ADC单位电容 $C_c 4 fF$其2倍关系也简化了电容阵列设计。RCR电容 $\beta$ 值根据选定的AS位级RCR架构和表I为满足INL0.5 LSBβ至少为5。我们取β8以留有余量。对于细ADC的每个MSB位电容 $C_{i}$其对应的RCR电容 $C_{RCR, i} \beta \times C_{i}$。例如MSB电容为 $2^{4} \times C_f 16 \times 2fF 32 fF$则其RCR电容为 $8 \times 32fF 256 fF$。对于粗ADC和细ADC的LSB部分同样采用位级RCRβ也取8。开关尺寸开关的导通电阻 $R_{on}$ 需要足够小以确保在给定的建立时间常数内完成电荷共享。建立时间常数 $\tau R_{on} \times C_{eq}$其中 $C_{eq}$ 是开关看到的等效电容例如位电容与RCR电容的串联值。对于50 MS/s的转换率每位决策时间可能只有1-2 ns。假设要求建立精度达到0.1 LSB则需要约7个时间常数。因此$\tau$ 需小于 ~0.2 ns。以MSB切换为例$C_{eq} (C_{bit} \cdot C_{RCR}) / (C_{bit} C_{RCR}) (32fF \cdot 256fF)/(288fF) \approx 28.4 fF$。则要求 $R_{on} 0.2ns / 28.4fF \approx 7 k\Omega$。在65nm工艺下这很容易实现开关可以做得较小以降低寄生和时钟驱动功耗。6.3 仿真验证流程参数初步确定后必须经过严格的仿真验证行为级建模使用Verilog-A或MATLAB/Python建立ADC的行为模型包含理想的采样开关、电容、RCR、非理想比较器失调、噪声和SAR逻辑。首先验证理论公式扫描β值对INL/DNL的影响确认β8满足要求。晶体管级仿真模块级分别仿真比较器动态锁存器、开关传输门或bootstrapped开关、时钟产生电路。确保比较器在最小输入差压下能在规定时间内做出正确决策且失调可控。确保开关的电荷注入和时钟馈通在可接受范围内。整体瞬态仿真搭建完整的ADC晶体管级电路进行瞬态仿真。输入一个慢速斜坡电压收集输出码绘制DNL/INL曲线。输入一个满幅度的奈奎斯特频率正弦波进行FFT分析得到SNDR、SFDR等动态指标。蒙特卡洛仿真对电容失配、晶体管失配进行蒙特卡洛仿真通常需要几百次运行评估ADC的成品率。根据结果可能需要对单位电容值或校准方案进行调整。性能评估与迭代如果仿真结果不满足指标需要回溯调整参数如增大单位电容以降低热噪声、增大β以改善线性度、优化比较器设计或引入校准算法。6.4 数字校正的考虑即使经过精心设计由于工艺偏差实际的β值可能与设计值有出入电容失配也会存在。因此数字后台校准通常是必须的。误差模型建立利用本文推导出的公式可以建立数字误差校正模型。例如对于AS位级RCR其误差主要表现为固定的增益误差和微小的非线性校正相对简单。对于DAS-AS子采样级RCR误差是输入码的函数需要建立一个查找表或多项式进行校正。校准算法可以采用基于统计的校准方法如在ADC输入端注入一个已知的伪随机噪声通过相关运算提取出电容失配或增益误差系数。也可以采用更直接的基于伺服环路的校准技术。校准电路可以集成在数字后台以较低的更新率持续运行跟踪环境变化。通过这样一个系统性的设计流程我们可以将理论上的高性能架构转化为实际可流片、可工作的芯片设计。基于被动电荷共享的分段SAR ADC通过巧妙的架构融合确实为高能效、中高精度的数据转换器提供了一条极具吸引力的技术路径。
分段SAR ADC中被动电荷共享技术的线性度分析与设计权衡
1. 项目概述在混合信号芯片设计的领域里逐次逼近寄存器模数转换器SAR ADC一直是我个人非常偏爱的一种架构。它就像一位沉着冷静的“二分法”大师通过一次次精密的比较将连续的模拟世界映射到离散的数字王国。尤其是在追求极致能效的物联网、生物医疗传感和移动设备中SAR ADC凭借其与先进CMOS工艺近乎完美的兼容性以及数字化的设计内核成为了当仁不让的首选。然而随着工艺节点不断微缩电源电压持续降低传统SAR ADC中那个为电容阵列提供稳定参考电压的“能量大户”——参考电压缓冲器其设计变得日益棘手功耗和面积开销也越来越难以承受。正是在这种背景下“被动电荷共享”技术走进了我们的视野。它的核心思想非常巧妙与其用一个高功耗的缓冲器去驱动一个低阻抗的参考网络不如用一个预先充好电的大电容即参考电荷池RCR作为临时的“能量仓库”通过电容之间的电荷重新分配来建立比较所需的参考电平。这就像用一个大水箱给多个小杯子分水而不是持续开着高压水龙头。这项技术能显著降低系统功耗但引入了一个新的问题这个“水箱”的容量是有限的每次“分水”都会导致其水位电压略有下降从而在ADC的转换结果中引入非线性误差。本文要深入探讨的正是这个问题的进阶版本当我们将SAR ADC“分段”处理并采用被动电荷共享技术时如何理解和控制由此产生的线性度误差。分段架构本身是为了降低MSB切换的巨大能耗而RCR技术则是为了消除参考缓冲器。当两者结合就诞生了基于被动电荷共享的分段SAR ADC。但具体到实现层面尤其是在将粗量化结果传递给精细量化器的MSB时有多种切换策略和RCR配置方式可选比如对齐切换AS与检测-跳转对齐切换DAS-AS以及位级RCR与子采样级RCR。不同的组合会如何影响最终ADC的微分非线性DNL和积分非线性INL作为设计者我们又该如何根据系统对线性度和功耗的权衡来做出最佳选择这正是本文试图为你厘清的核心问题。无论你是正在攻关高精度ADC的芯片设计师还是对模拟电路前沿技术感兴趣的研究者理解这些细节都将帮助你更自信地驾驭这种高能效架构。2. 核心原理与架构深度解析2.1 传统SAR ADC与功耗瓶颈要理解新技术的价值必须先看清旧架构的局限。一个经典的N位全差分SAR ADC其核心是一个二进制加权的电容式DAC阵列、一个高速比较器以及一套逐次逼近逻辑。转换过程始于采样阶段输入信号被采样到电容阵列的上极板。随后从最高有效位开始逻辑控制DAC阵列的下极板在正参考电压和负参考电压之间切换产生一个试探电压与采样电压进行比较并根据比较结果决定该位是“1”还是“0”。这个过程的能量消耗主要来自电容的充放电。每一次对电容下极板的电压切换都需要从参考电压源汲取电荷。对于MSB电容其容值最大单次切换所消耗的能量是惊人的。计算单端切换能量的经典公式是 $E_{switch} C_{unit} V_{ref}^2 (2^{N}-1)$其中 $C_{unit}$ 是单位电容。可以看到能量随位数N呈指数增长而MSB的切换贡献了其中绝大部分。这就是SAR ADC功耗的主要来源之一。另一个常被忽视的“功耗黑洞”是参考电压缓冲器。在高速高精度转换中DAC阵列的切换会在参考网络上引起瞬态电流导致参考电压波动严重影响线性度。因此必须用一个低输出阻抗、高带宽的缓冲器来驱动参考网络确保其稳定。这个缓冲器本身的静态电流和驱动动态负载所需的电流往往占据了ADC总功耗的相当大比例在深亚微米工艺中其设计复杂度甚至超过了ADC核心本身。2.2 分段架构化整为零的节能策略分段架构的提出直接针对MSB切换的高能耗问题。其思路是将一次完整的N位转换拆分成两次或多次子转换。最常见的是“粗量化细量化”的两级结构。粗量化首先一个位数较少例如M位的“粗”ADC对输入信号进行快速、低精度的转换得到输入信号的大致范围即最高几位有效位。结果传递与细量化粗量化的结果被用来设置“细”ADC中对应MSB电容的状态。然后细ADC再对剩余的误差电压进行精细量化得到低位有效位。这样做的好处是显而易见的。对于细ADC而言由于其MSB已经被预先设置好它只需要从较低的位开始进行逐次逼近。这意味着细ADC中容值最大的那些电容完全避免了动态切换过程从而节省了可观的能量。能量节省的比例大致与分段的比例相关。当然分段也带来了额外的复杂度比如需要两套电容阵列和比较器以及将粗结果传递给细ADC的切换逻辑。2.3 被动电荷共享与参考电荷池告别缓冲器被动电荷共享技术旨在解决参考缓冲器的功耗问题。其核心是用一个或多个预充电的电容来替代直接连接到低阻抗参考源的理想电压源。这些电容被称为参考电荷池。工作原理在采样阶段这些RCR电容被充电至标准的正/负参考电压。在转换阶段的每次位决策时需要建立参考电平的电容即DAC中的位电容会通过开关连接到对应的RCR电容上。由于电荷守恒两个电容共享电荷后会在连接点产生一个介于两者初始电压之间的新电压。这个电压就作为本次比较的参考电平。关键参数βRCR电容 $C_{RCR}$ 与它所服务的位电容 $C_{bit}$ 的比值即 $\beta C_{RCR} / C_{bit}$是决定线性度误差的核心参数。β越大RCR的“储能”越充足每次电荷共享引起的电压跌落越小线性度越好但所需芯片面积也越大。因此β的选择是在线性度、功耗和面积之间进行权衡。RCR的两种组织形式位级RCR每个位电容或每一组位电容都有自己专属的、独立预充电的RCR电容。这提供了最好的隔离性但需要更多的开关和布线。子采样级RCR所有位共享一个大的RCR电容。这节省了面积和开关但不同位之间的电荷共享会相互影响可能引入更复杂的误差。2.4 四种精细MSB设置方法策略的融合当分段架构遇上被动电荷共享在将粗ADC结果传递给细ADC的MSB时就产生了多种策略组合。原文重点分析了四种方法这构成了本文理论分析的核心对齐切换 位级RCR粗ADC的M位结果直接、同时地设置到细ADC的M个MSB上。每个MSB电容在切换时使用自己专属的位级RCR。这种方法逻辑简单但所有MSB同时切换可能导致较大的瞬时电荷需求。对齐切换 子采样级RCR同样是所有MSB同时切换但它们共享一个大的子采样级RCR。这节省了RCR的面积但所有MSB电容同时从同一个“水池”取电电荷共享效应更为显著。检测-跳转对齐切换 位级RCR这是一种更智能的切换方式。它首先检测粗ADC的MSB最高位。如果MSB为1则只将细ADC中对应为1的那些MSB电容从共模电压切换到负参考电压为0则反之。这避免了“对拉”切换进一步降低了切换能耗。在此过程中每个切换的电容使用自己的位级RCR。检测-跳转对齐切换 子采样级RCR切换逻辑与上一种相同但所有切换的电容共享一个子采样级RCR。这理论上在节能和面积效率之间取得了较好的平衡。注意理解“对齐切换”与“检测-跳转对齐切换”的区别至关重要。AS是“蛮力”复制而DAS-AS是“智能”复制。后者通过避免不必要的电容电压翻转例如从Vcm切换到Vrefp然后又因为比较结果需要再切换到Vrefn可以节省大约一半的MSB切换能量。这在功耗敏感的设计中意义重大。3. 线性度误差的建模与理论推导3.1 误差来源与建模思路在理想情况下参考电压源是无限大的即β为无穷大电荷共享不会引起参考电平的任何变化。但在实际中有限的β值意味着每次电荷共享后RCR上的电压 $V_{RCR}$ 会偏离其初始值 $V_{ref}$。这个偏差 $\Delta V V_{RCR} - V_{ref}$ 就是引入非线性误差的根源。我们的目标是为前述四种MSB设置方法推导出由于有限β导致的参考电压误差的闭合解析表达式。这个表达式最终会体现为一个衰减因子 $\alpha$它作用于理想的参考电压差上即实际有效的参考电压变为 $\alpha (V_{refp} - V_{refn})$其中 $0 \alpha 1$。$\alpha$ 越接近1误差越小。推导基于电荷守恒定律和电容分压原理。我们需要对转换过程中的每一个关键节点采样后、粗转换后、MSB设置后、每一位LSB决策后列写电荷守恒方程。3.2 关键公式解析与物理意义原文通过严谨的推导得出了不同阶段、不同方法下的 $\alpha$ 因子表达式。理解这些公式的构成比记住公式本身更重要。对于粗ADC的逐次逼近使用位级RCR 其第k位决策后的衰减因子 $\alpha^{(k)}$ 为 $$\alpha^{(k)} \frac{2\beta}{2\beta \sum_{j0}^{k-1} \frac{C_j}{C_T}} \approx \frac{2\beta}{2\beta 2^{k-N}}$$ 这里$C_T$ 是粗ADC的总电容$N$是粗ADC位数。分母中的求和项代表了在决策第k位时已经做出决策的位电容之和与总电容的比值。这个比值越大意味着已经“消耗”掉的参考电荷越多剩余的RCR电荷“纯度”越低因此 $\alpha$ 越小误差越大。这也解释了为什么MSB决策的误差通常最大因为此时分母中的求和项最小而越到LSB$\alpha$ 越接近1。对于精细MSB的设置四种方法的 $\alpha^{(M)}$ 表达式各有不同体现了其结构特点AS 位级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{C_{TM}}{C_{TF}}}$ 其中 $C_{TM}$ 是精细MSB部分的总电容$C_{TF}$ 是精细ADC的总电容。公式简洁且与输入码值无关误差是固定的。这是因为每个位独立使用自己的RCR且同时切换相互之间没有耦合。AS 子采样级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{(\sum C_i (2b_i -1))^2}{C_{TF}C_{TM}}}$ 这个公式引入了输入码值 $b_i$ 的依赖。求和项 $\sum C_i (2b_i -1)$ 的物理意义是MSB电容阵列的差分输出电压所对应的等效电荷。它的平方项出现在分母中意味着误差与输出码的平方相关这会引入一种特定的非线性失真通常在中间码差分输出接近0时误差最小在两端码时误差最大。DAS-AS 位级RCR$\alpha^{(M)} \frac{2\beta}{2\beta 1 - \frac{C_{sw}}{C_{TF}}}$ $C_{sw}$ 是实际发生切换的MSB电容之和见原文公式(11)和(14)。由于DAS-AS只切换一部分电容$C_{sw} \le C_{TM}$所以通常情况下其分母比AS位级RCR的情况要小这意味着 $\alpha$ 更大线性度可能更好。但它的值依赖于输入码因为 $C_{sw}$ 随码值变化。DAS-AS 子采样级RCR$\alpha^{(M)} \frac{2\beta}{2\beta \frac{C_{sw}}{C_{TM}}(1 - \frac{C_{sw}}{C_{TF}})}$ 这是最复杂的一个表达式。分母中的 $\frac{C_{sw}}{C_{TM}}$ 项反映了切换电容占总MSB电容的比例。当 $C_{sw}$ 很小时中间码这项也小使得分母整体较小$\alpha$ 较大线性度好。当 $C_{sw}$ 很大时两端码该项趋近于1公式退化为类似AS子采样级RCR的形式。3.3 四种方法的线性度比较基于上述公式我们可以从理论上对四种方法的线性度进行排序。比较的核心是看谁的 $\alpha^{(M)}$ 在大多数输入码下更接近1。理论分析表明在相同的β下线性度从优到劣大致为AS 位级RCR DAS-AS 子采样级RCR DAS-AS 位级RCR AS 子采样级RCR这个结论有些反直觉。直觉上DAS-AS因为切换的电容更少对RCR的“索取”更少似乎应该线性度更好。但分析显示AS位级RCR由于每个位有独立的、充足的电荷池且切换过程互不干扰反而能提供最稳定、最接近理想的参考电压。而AS子采样级RCR表现最差因为所有MSB电容同时从一个池子取电导致池子电压跌落最严重。实操心得这个排序是选择架构时的黄金参考。如果你的设计对线性度要求极为苛刻例如高于12位那么AS位级RCR几乎是唯一的选择尽管它可能需要更多的电容和开关。如果线性度要求可以稍作妥协以换取更低的功耗和面积那么DAS-AS子采样级RCR是一个非常有吸引力的折中方案。4. 行为级建模与电路仿真验证理论推导固然优美但芯片设计最终要靠仿真和流片说话。原文通过系统的行为级建模和晶体管级电路仿真验证了上述理论分析的正确性并给出了量化的设计指导。4.1 仿真平台与参数设置作者构建了一个11位、50 MS/s的分段SAR ADC行为模型并在65nm CMOS工艺下进行了电路仿真。具体参数如下架构5位粗ADC (51位冗余)细ADC最终输出11位有效位。电容粗ADC单位电容 $C_c 2fF$细ADC单位电容 $C_f 1fF$。采用较小的电容值是为了降低功耗和面积这也凸显了RCR技术在小电容设计中的重要性。评估指标主要关注静态性能——微分非线性DNL和积分非线性INL以及动态性能——信噪失真比SNDR和有效位数ENOB。同时也统计了平均切换能量。4.2 静态性能DNL/INL仿真结果分析仿真结果清晰地印证了理论预测。下图对应原文图14展示了在β5时四种方法对应的INL/DNL曲线。AS 位级RCR表现最佳其INL和DNL均被控制在±0.5 LSB以内这对于一个11位ADC来说是合格的静态性能。这是因为根据公式(28)当β5时MSB设置引入的参考误差 $ (1-\alpha^{(M)}) (V_{refp}-V_{refn}) \approx 0.006 (V_{refp}-V_{refn}) $小于1个LSB$1/2^7$ ≈ 0.0078因此后续的7位LSB量化可以正确进行不会累积大的非线性误差。而其他三种方法则出现了明显的DNL尖峰超过1 LSB和更大的INL波动。这些尖峰通常出现在粗量化码字的边界处这正是分段架构中“失配”的典型表现由于参考误差导致细ADC的传输特性曲线发生畸变使得某些模拟输入区间映射到同一个数字码而某些码则没有对应的模拟输入。原文图14的下半部分绘制了5位精细MSB的输入-输出传输曲线归化。可以明显看到AS子采样级RCR的传输曲线畸变最严重而AS位级RCR的曲线最接近理想的直线。传输曲线的畸变形状与整体ADC的INL形状高度一致这证明了MSB设置阶段引入的参考误差是分段SAR ADC线性度的主要决定因素。4.3 动态性能与能量效率权衡除了静态线性度动态性能如SNDR和能量效率也是关键指标。原文表II总结了在β16时不同架构的性能对比。架构与MSB设置方法SNDR (dB)ENOB (bits)INL (LSB)DNL (LSB)平均切换能量 (相对值)传统SAR (仅MCS)64.210.340.80.61.00 (基准)分段, AS位级RCR64.010.310.50.50.45分段, AS子采样级RCR63.510.242.11.80.45分段, DAS-AS位级RCR63.810.281.51.20.31分段, DAS-AS子采样级RCR63.710.271.21.00.31从表中可以得出几个重要结论线性度印证AS位级RCR在静态线性度INL/DNL上显著优于其他方法这与理论分析完全一致。动态性能所有基于RCR的分段架构其SNDR和ENOB相比传统带参考缓冲器的SAR ADC都有轻微下降约0.5 dB以内。这主要是由参考电压的噪声和波动引起的。AS位级RCR的动态性能下降最小。能量效率分段架构本身大幅降低了切换能量基准的45%。而采用DAS-AS切换策略可以进一步将能量降低到基准的31%实现了显著的节能。DAS-AS子采样级RCR在取得接近最佳节能效果的同时其线性度INL1.2 LSB虽不及AS位级RCR但比AS子采样级RCR要好。4.4 最小β值的选择指南β的选择直接关系到电容面积和线性度。原文表I给出了达到INL ≤ 0.5 LSB所需的最小β值。架构与MSB设置方法所需最小 β分段, AS位级RCR5分段, DAS-AS子采样级RCR150传统SAR位级RCR20传统SAR子采样级RCR500这个表格极具工程指导价值。它明确指出要达到相同的线性度指标0.5 LSB INL分段架构结合AS位级RCR所需的β值5远小于其他任何方案。这意味着它可以用最小的RCR电容面积实现高线性度是面积效率最高的方案。如果采用DAS-AS子采样级RCR则需要非常大的β150才能满足线性度要求这可能会抵消掉其节省的开关电容面积优势。传统的非分段SAR ADC若使用子采样级RCR则需要巨大的β500这在实际中几乎不可行凸显了分段架构在应用RCR技术时的优势。设计决策点这个表格是设计初期的核心参考。如果你的设计受到面积的严格约束且对线性度要求高那么分段 AS 位级RCR是最优解。如果你对功耗极其敏感且可以容忍稍差一点的线性度例如用于数字校正的后台那么分段 DAS-AS 子采样级RCR配合一个适中的β值如16并在数字域进行误差校正可能是一个更平衡的选择。5. 工程实现考量与常见问题5.1 开关时序与电荷注入在被动电荷共享架构中开关的时序设计至关重要。控制RCR预充电、与位电容连接、断开的开关必须精心设计时序以避免电荷注入当MOS开关关断时沟道电荷会注入到连接节点引起电压误差。这种误差是非线性的会直接恶化INL。需要使用 bootstrapped 开关或传输门结构并确保时钟信号有陡峭的边沿。时钟馈通开关栅极信号通过栅漏/栅源电容耦合到敏感节点。采用差分结构可以抑制共模的时钟馈通但差模部分仍需通过对称布局和虚拟开关来抵消。RCR预充电充分性必须确保在每次转换周期内RCR电容有足够的时间被重新充电至精确的参考电压。这限制了ADC的最高转换速率。需要在速度和精度之间折衷。5.2 热噪声与kT/C噪声RCR技术虽然省去了缓冲器的噪声但引入了新的噪声源。RCR电容本身会产生kT/C热噪声。在采样阶段当RCR电容连接到参考电压源进行预充电时其上的噪声会被采样。这个噪声会直接叠加到后续产生的参考电平上。噪声计算单个RCR电容上的热噪声功率为 $kT / C_{RCR}$。对于位级RCR每个位决策的噪声是独立的。对于子采样级RCR噪声会在多个位决策间共享相关性更复杂。影响RCR噪声会降低ADC的信噪比SNR从而限制其有效分辨率。设计时需要确保 $C_{RCR}$ 即 $\beta C_{bit}$足够大使其热噪声低于ADC的量化噪声 floor。对于一个N位ADC通常要求 $kT / C_{RCR} (V_{LSB}^2 / 12) / 4$留出一定的设计余量。5.3 电容失配与校准即使采用了理想的RCR电容阵列本身的失配仍然是高精度SAR ADC的主要限制因素。在分段架构中粗ADC和细ADC之间的增益失配、以及细ADC内部电容的失配都会导致非线性。冗余位文中提到的细ADC包含一个冗余位这是分段ADC中常用的数字校正技术。冗余位提供了重叠的量化区间可以容忍前级比较的较小误差并在数字后端进行纠正从而放松对比较器精度和电容匹配的要求。数字后台校准对于12位及以上的高精度设计通常需要引入数字后台校准算法来校正电容失配和RCR引入的增益误差。文中推导出的参考误差解析表达式 $\alpha$ 可以直接用于构建数字校正的模型这是该理论分析的一大实用价值。通过前台或后台测量出实际的β值或误差曲线可以在数字域对输出码进行补偿从而用较小的β实现较高的线性度。5.4 版图布局的挑战基于RCR的分段SAR ADC版图布局需要格外小心对称性差分电容阵列必须高度对称以抑制共模噪声和偶次非线性。需要采用共质心、交叉耦合等布局技术。寄生电容连接到RCR电容和位电容的开关及走线会引入寄生电容。这些寄生电容会改变有效的β值并可能引入非线性。需要在设计阶段就通过提取寄生参数进行仿真并在版图中尽量减小敏感节点上的寄生。参考电压分布虽然去掉了缓冲器但给RCR电容预充电的全局参考电压 $V_{refp}$ 和 $V_{refn}$ 仍然需要低噪声、低阻抗的分布网络。需要使用宽金属线、足够多的接触孔并可能需要在芯片外围放置去耦电容。6. 设计实例与参数选择流程结合理论分析和仿真结果我们可以梳理出一个清晰的设计流程用于实现一个基于被动电荷共享的分段SAR ADC。6.1 设计规格与架构选型假设我们要设计一个11位、50 MS/s的SAR ADC电源电压1.2V工艺65nm。目标性能INL 1 LSBDNL 1 LSBSNDR 63 dB功耗尽可能低。确定分段比例通常粗ADC的位数约为总位数的1/3到1/2。这里选择5位粗ADC (51位冗余)细ADC。冗余位用于数字校正。选择MSB设置方法与RCR类型如果线性度是首要目标INL0.5 LSB查阅表I选择AS 位级RCR。所需β最小~5。如果功耗是首要目标且可接受INL~1.2 LSB则选择DAS-AS 子采样级RCR。但需注意要达到0.5 LSB INL需要β150面积代价大因此需结合数字校正。折中方案选择DAS-AS 位级RCR其线性度优于子采样级版本功耗优于AS版本。本例选择以高线性度为目标选用AS 位级RCR。6.2 关键参数计算单位电容 $C_{unit}$电容值由热噪声决定。对于11位ADC1 LSB $V_{ref} / 2^{11}$。假设 $V_{ref} 1.2V$则 $V_{LSB} \approx 0.586 mV$。总采样电容 $C_{total}$ 上的热噪声应远小于量化噪声。设定 $kT/C_{total} (V_{LSB}^2/12)/10$10倍余量。 $$ \frac{kT}{C_{total}} \frac{(0.586mV)^2}{12 \times 10} \approx 2.86 \times 10^{-9} V^2 $$ 在室温下T300K$kT \approx 4.14 \times 10^{-21} J$。解得 $C_{total} 4.14e-21 / 2.86e-9 \approx 1.45 fF$。这是一个非常小的值但实际中还要考虑寄生电容、匹配精度等因素。通常对于11位精度单位电容会选择在1-5 fF范围。这里我们设定细ADC单位电容 $C_f 2 fF$。为了降低粗ADC的噪声并改善匹配设粗ADC单位电容 $C_c 4 fF$其2倍关系也简化了电容阵列设计。RCR电容 $\beta$ 值根据选定的AS位级RCR架构和表I为满足INL0.5 LSBβ至少为5。我们取β8以留有余量。对于细ADC的每个MSB位电容 $C_{i}$其对应的RCR电容 $C_{RCR, i} \beta \times C_{i}$。例如MSB电容为 $2^{4} \times C_f 16 \times 2fF 32 fF$则其RCR电容为 $8 \times 32fF 256 fF$。对于粗ADC和细ADC的LSB部分同样采用位级RCRβ也取8。开关尺寸开关的导通电阻 $R_{on}$ 需要足够小以确保在给定的建立时间常数内完成电荷共享。建立时间常数 $\tau R_{on} \times C_{eq}$其中 $C_{eq}$ 是开关看到的等效电容例如位电容与RCR电容的串联值。对于50 MS/s的转换率每位决策时间可能只有1-2 ns。假设要求建立精度达到0.1 LSB则需要约7个时间常数。因此$\tau$ 需小于 ~0.2 ns。以MSB切换为例$C_{eq} (C_{bit} \cdot C_{RCR}) / (C_{bit} C_{RCR}) (32fF \cdot 256fF)/(288fF) \approx 28.4 fF$。则要求 $R_{on} 0.2ns / 28.4fF \approx 7 k\Omega$。在65nm工艺下这很容易实现开关可以做得较小以降低寄生和时钟驱动功耗。6.3 仿真验证流程参数初步确定后必须经过严格的仿真验证行为级建模使用Verilog-A或MATLAB/Python建立ADC的行为模型包含理想的采样开关、电容、RCR、非理想比较器失调、噪声和SAR逻辑。首先验证理论公式扫描β值对INL/DNL的影响确认β8满足要求。晶体管级仿真模块级分别仿真比较器动态锁存器、开关传输门或bootstrapped开关、时钟产生电路。确保比较器在最小输入差压下能在规定时间内做出正确决策且失调可控。确保开关的电荷注入和时钟馈通在可接受范围内。整体瞬态仿真搭建完整的ADC晶体管级电路进行瞬态仿真。输入一个慢速斜坡电压收集输出码绘制DNL/INL曲线。输入一个满幅度的奈奎斯特频率正弦波进行FFT分析得到SNDR、SFDR等动态指标。蒙特卡洛仿真对电容失配、晶体管失配进行蒙特卡洛仿真通常需要几百次运行评估ADC的成品率。根据结果可能需要对单位电容值或校准方案进行调整。性能评估与迭代如果仿真结果不满足指标需要回溯调整参数如增大单位电容以降低热噪声、增大β以改善线性度、优化比较器设计或引入校准算法。6.4 数字校正的考虑即使经过精心设计由于工艺偏差实际的β值可能与设计值有出入电容失配也会存在。因此数字后台校准通常是必须的。误差模型建立利用本文推导出的公式可以建立数字误差校正模型。例如对于AS位级RCR其误差主要表现为固定的增益误差和微小的非线性校正相对简单。对于DAS-AS子采样级RCR误差是输入码的函数需要建立一个查找表或多项式进行校正。校准算法可以采用基于统计的校准方法如在ADC输入端注入一个已知的伪随机噪声通过相关运算提取出电容失配或增益误差系数。也可以采用更直接的基于伺服环路的校准技术。校准电路可以集成在数字后台以较低的更新率持续运行跟踪环境变化。通过这样一个系统性的设计流程我们可以将理论上的高性能架构转化为实际可流片、可工作的芯片设计。基于被动电荷共享的分段SAR ADC通过巧妙的架构融合确实为高能效、中高精度的数据转换器提供了一条极具吸引力的技术路径。
