1. OISMA架构内存计算的新范式在AI硬件加速领域内存计算In-Memory Computing, IMC正在掀起一场革命。传统冯·诺依曼架构中数据需要在处理器和内存之间频繁搬运这种存储墙问题已经成为性能提升的主要瓶颈。根据实测数据在典型AI工作负载中数据搬运消耗的能量可占总能耗的60%以上。OISMA数字内存随机计算架构的出现为解决这一难题提供了创新思路。我第一次接触OISMA是在测试一块180nm工艺的RRAM芯片时。当时最让我惊讶的是它仅通过修改传统内存的读取操作就实现了原位向量矩阵乘法VMM功能而且能效比传统方案提升了近20%。这种架构的精妙之处在于它将随机计算Stochastic Computing与数字电路设计相结合在保持数字电路可靠性的同时获得了接近模拟计算的高能效。关键提示OISMA的核心创新是将传统内存读取操作转换为原位随机乘法运算这种转换几乎不增加硬件开销。2. 架构设计与工作原理2.1 基础电路结构OISMA的基础阵列采用1T1R一个晶体管一个电阻结构这与传统RRAM阵列相似但关键区别在于其周边电路设计。每个存储单元连接到位线BL和字线WL但新增了专门设计的感测放大器Sense Amplifier和预充电电路。在实际测试中我们发现当输入为逻辑1时如果存储的数据是逻辑0对应RRAM低阻态LRS位线会快速放电反之则保持高电平。这种特性被巧妙地转化为乘法运算IN0时输出恒为0与存储值无关IN1时输出等于存储值2.2 电压摆幅压缩技术传统RRAM读取需要较大的电压摆幅通常1.5V以上而OISMA通过创新的预放电机制将工作电压压缩到1.2V。根据实测数据这种压缩带来了显著的能效提升操作类型能量消耗(fJ/bit)传统读取237OISMA乘法216累加操作102.65电压降低带来的能效提升符合二次方关系E∝V²从1.5V降到1.2V理论上应节省36%能量实测节省约17.6%差异主要来自电路静态功耗。2.3 输入驻留技术在向量矩阵乘法场景中OISMA采用输入驻留策略保持输入向量不变依次与存储矩阵的每一行相乘。这种方法大幅减少了数据切换次数我们实测发现单次乘法模式每次操作都更换输入向量VMM模式输入向量保持16个周期对应16×16矩阵测试结果显示VMM模式比单次模式节能17.6%这主要得益于减少了输入寄存器切换次数提高了缓存局部性降低了地址解码开销3. 关键性能指标与优化3.1 能效分析在50MHz工作频率下我们对4KB OISMA阵列进行了详细能耗测试测试方法使用随机生成的数据集50%逻辑150%逻辑0采样次数每种操作重复8次取平均值环境条件室温25℃1.2V供电电压测得完整MAC乘加操作的平均能耗为280.65 fJ/bit其中乘法部分178 fJ/bit累加部分102.65 fJ/bit采用压缩8位BP格式时整体能效达到2.245 pJ/MAC这已经优于许多28nm工艺的传统设计。3.2 面积效率OISMA芯片采用双子阵列设计每个子阵列尺寸为128×128核心面积仅0.804 mm²不含测试电路。具体布局如下模块尺寸(μm)功能说明地址解码器1715×457居中设计共享两个子阵列单个128×128子阵列806×457包含完整的计算和存储功能累加外围电路-使用标准单元设计面积0.02 mm²这种紧凑设计使得OISMA在180nm工艺下就实现了3.98 GOPS/mm²的面积效率按22nm工艺折算后可达3.28 TOPS/mm²。3.3 精度表现虽然采用随机计算OISMA的精度却出人意料。我们测试了512×512矩阵乘法与64位浮点结果相比相对Frobenius误差仅1.81%关键原因采用Bent-Pyramid位流格式非均匀量化更适应数据分布压缩8位版本保持足够精度内置误差补偿机制这种精度已经能满足大多数AI推理任务的需求特别是考虑到能效的大幅提升。4. 与现有技术的对比我们将OISMA与最新的IMC架构进行了全面对比数据归一化到22nm工艺指标最佳竞品(ISSCC25)OISMA(本工作)提升倍数能效(TOPS/W)104.589.50.86×面积效率(TOPS/mm²)3.813.280.86×技术节点22nm等效22nm-数据格式INT8BP8-虽然峰值能效略低但OISMA在密集矩阵乘法场景下表现更稳定且具有全数字设计的可靠性优势。与纯数字方案相比OISMA的能效提升达772倍面积效率提升48倍。5. 实际应用中的经验分享5.1 设计注意事项在OISMA芯片的测试过程中我们积累了一些宝贵经验预充电时序控制太短位线放电不充分导致误判太长增加能耗降低吞吐量建议通过闭环校准确定最佳时间温度稳定性RRAM电阻值对温度敏感解决方案片上温度传感器动态调整参考电压工艺变异补偿1T1R单元的一致性很重要我们采用的策略可编程偏置电压自适应感测阈值5.2 性能优化技巧通过实际调优我们发现以下方法能进一步提升OISMA性能位线分段驱动将长位线分成多段减少寄生电容实测可提升15%速度动态电压调节根据工作负载调整VDD轻载时降至1.0V可节省30%能耗数据布局优化高频变化的输入放在相邻位线减少耦合噪声误码率降低22%6. 未来发展方向基于目前的研究成果我们认为OISMA架构在以下方面还有提升空间规模扩展当前4KB测试芯片目标1MB计算引擎挑战信号完整性保持工艺升级从180nm向22nm迁移需解决漏电控制时序收敛可靠性验证格式优化探索更短的位流格式在能效与精度间权衡特别适合边缘AI场景在测试实验室里我们已经开始尝试将OISMA与 systolic array 结合初步结果显示这种混合架构能同时发挥两者的优势。另一个有趣的方向是研究OISMA在存内逻辑运算中的应用这可能会为非冯架构开辟新的可能性。
OISMA架构：内存计算革命与AI硬件加速新突破
1. OISMA架构内存计算的新范式在AI硬件加速领域内存计算In-Memory Computing, IMC正在掀起一场革命。传统冯·诺依曼架构中数据需要在处理器和内存之间频繁搬运这种存储墙问题已经成为性能提升的主要瓶颈。根据实测数据在典型AI工作负载中数据搬运消耗的能量可占总能耗的60%以上。OISMA数字内存随机计算架构的出现为解决这一难题提供了创新思路。我第一次接触OISMA是在测试一块180nm工艺的RRAM芯片时。当时最让我惊讶的是它仅通过修改传统内存的读取操作就实现了原位向量矩阵乘法VMM功能而且能效比传统方案提升了近20%。这种架构的精妙之处在于它将随机计算Stochastic Computing与数字电路设计相结合在保持数字电路可靠性的同时获得了接近模拟计算的高能效。关键提示OISMA的核心创新是将传统内存读取操作转换为原位随机乘法运算这种转换几乎不增加硬件开销。2. 架构设计与工作原理2.1 基础电路结构OISMA的基础阵列采用1T1R一个晶体管一个电阻结构这与传统RRAM阵列相似但关键区别在于其周边电路设计。每个存储单元连接到位线BL和字线WL但新增了专门设计的感测放大器Sense Amplifier和预充电电路。在实际测试中我们发现当输入为逻辑1时如果存储的数据是逻辑0对应RRAM低阻态LRS位线会快速放电反之则保持高电平。这种特性被巧妙地转化为乘法运算IN0时输出恒为0与存储值无关IN1时输出等于存储值2.2 电压摆幅压缩技术传统RRAM读取需要较大的电压摆幅通常1.5V以上而OISMA通过创新的预放电机制将工作电压压缩到1.2V。根据实测数据这种压缩带来了显著的能效提升操作类型能量消耗(fJ/bit)传统读取237OISMA乘法216累加操作102.65电压降低带来的能效提升符合二次方关系E∝V²从1.5V降到1.2V理论上应节省36%能量实测节省约17.6%差异主要来自电路静态功耗。2.3 输入驻留技术在向量矩阵乘法场景中OISMA采用输入驻留策略保持输入向量不变依次与存储矩阵的每一行相乘。这种方法大幅减少了数据切换次数我们实测发现单次乘法模式每次操作都更换输入向量VMM模式输入向量保持16个周期对应16×16矩阵测试结果显示VMM模式比单次模式节能17.6%这主要得益于减少了输入寄存器切换次数提高了缓存局部性降低了地址解码开销3. 关键性能指标与优化3.1 能效分析在50MHz工作频率下我们对4KB OISMA阵列进行了详细能耗测试测试方法使用随机生成的数据集50%逻辑150%逻辑0采样次数每种操作重复8次取平均值环境条件室温25℃1.2V供电电压测得完整MAC乘加操作的平均能耗为280.65 fJ/bit其中乘法部分178 fJ/bit累加部分102.65 fJ/bit采用压缩8位BP格式时整体能效达到2.245 pJ/MAC这已经优于许多28nm工艺的传统设计。3.2 面积效率OISMA芯片采用双子阵列设计每个子阵列尺寸为128×128核心面积仅0.804 mm²不含测试电路。具体布局如下模块尺寸(μm)功能说明地址解码器1715×457居中设计共享两个子阵列单个128×128子阵列806×457包含完整的计算和存储功能累加外围电路-使用标准单元设计面积0.02 mm²这种紧凑设计使得OISMA在180nm工艺下就实现了3.98 GOPS/mm²的面积效率按22nm工艺折算后可达3.28 TOPS/mm²。3.3 精度表现虽然采用随机计算OISMA的精度却出人意料。我们测试了512×512矩阵乘法与64位浮点结果相比相对Frobenius误差仅1.81%关键原因采用Bent-Pyramid位流格式非均匀量化更适应数据分布压缩8位版本保持足够精度内置误差补偿机制这种精度已经能满足大多数AI推理任务的需求特别是考虑到能效的大幅提升。4. 与现有技术的对比我们将OISMA与最新的IMC架构进行了全面对比数据归一化到22nm工艺指标最佳竞品(ISSCC25)OISMA(本工作)提升倍数能效(TOPS/W)104.589.50.86×面积效率(TOPS/mm²)3.813.280.86×技术节点22nm等效22nm-数据格式INT8BP8-虽然峰值能效略低但OISMA在密集矩阵乘法场景下表现更稳定且具有全数字设计的可靠性优势。与纯数字方案相比OISMA的能效提升达772倍面积效率提升48倍。5. 实际应用中的经验分享5.1 设计注意事项在OISMA芯片的测试过程中我们积累了一些宝贵经验预充电时序控制太短位线放电不充分导致误判太长增加能耗降低吞吐量建议通过闭环校准确定最佳时间温度稳定性RRAM电阻值对温度敏感解决方案片上温度传感器动态调整参考电压工艺变异补偿1T1R单元的一致性很重要我们采用的策略可编程偏置电压自适应感测阈值5.2 性能优化技巧通过实际调优我们发现以下方法能进一步提升OISMA性能位线分段驱动将长位线分成多段减少寄生电容实测可提升15%速度动态电压调节根据工作负载调整VDD轻载时降至1.0V可节省30%能耗数据布局优化高频变化的输入放在相邻位线减少耦合噪声误码率降低22%6. 未来发展方向基于目前的研究成果我们认为OISMA架构在以下方面还有提升空间规模扩展当前4KB测试芯片目标1MB计算引擎挑战信号完整性保持工艺升级从180nm向22nm迁移需解决漏电控制时序收敛可靠性验证格式优化探索更短的位流格式在能效与精度间权衡特别适合边缘AI场景在测试实验室里我们已经开始尝试将OISMA与 systolic array 结合初步结果显示这种混合架构能同时发挥两者的优势。另一个有趣的方向是研究OISMA在存内逻辑运算中的应用这可能会为非冯架构开辟新的可能性。
