LiteDram仿真验证（一）：安装、配置及导出Verilog

目录前言：一、关于Litex:二、前期工作二、关于litedram1、定义2、配置examples文件litedram文件gen.py三、总结前言：因为项目，需要对DDR做一个软核控制器，师傅帮我物色了Litex项目的外设：Litedram。网上现有的教程，基本都是验整个Litex，因为缺少单独验证Litedram的资料，踩了不少坑，这里介绍一下单独验证Litedram的流程，本小节，只讲安装、配置及导出litedram_core.v文件，后续章节，再补充GTKWave仿真波形等。一、关于Litex:LiteX框架提供了一个方便高效的基础设施来创建FPGA核心/SOC，探索各种数字设计架构，并创建完全基于FPGA的系统。LiteX是用Migen编写的，Migen是一个基于Python的工具，可以进一步自动化VLSI设计过程。Migen的核心是FHDL，即碎片化的硬件描述语言。FHDL本质上是一种基于Python的数据结构，由描述信号，寄存器，FSM，组合逻辑，顺序逻辑等的基本结构组成。官网：Litex部分中文论坛描述：用FPGA创建SoC如此容易