1. 项目概述与核心价值在嵌入式硬件开发领域尤其是面对像MPC8641D这类集成了双核PowerPC e600核心、高速DDR内存控制器、多个千兆以太网控制器以及SerDes高速串行接口的高性能通信处理器时硬件设计的复杂度和风险会呈指数级上升。一张原理图上的微小疏忽比如一个上拉电阻的缺失、一个时钟信号的端接不当都可能导致整个系统无法启动或者在最糟糕的情况下直接损坏昂贵的处理器芯片。这种“一着不慎满盘皆输”的压力是每一位硬件工程师都深有体会的。因此一份详尽、精准的硬件设计检查清单Design Checklist的价值就远远超出了一份普通的参考文档。它更像是一份由无数前人的“学费”调试时间和报废的板卡凝结而成的“避坑地图”。我经历过不止一次这样的场景新板卡上电后毫无动静JTAG连不上核心电压异常团队花费数天甚至数周时间用示波器逐个引脚测量最终发现问题可能只是一个配置引脚CONFIG Pin没有按照数据手册要求进行正确的上拉或下拉。如果我们在设计之初就严格遵循一份好的检查清单这类问题完全可以在投板前就被规避。这份针对MPC8641D处理器的设计检查清单其核心原理就是将处理器数据手册中散落在各章节、有时甚至隐含在电气特性或初始化序列里的关键连接要求进行系统性的归纳和场景化的解读。它不仅仅告诉你某个引脚“应该怎么连”更重要的是解释了“为什么这么连”以及“不这么连会有什么后果”。例如对于系统复位信号HRESET清单会强调其必须被断言至少100微秒并且需要与板级复位信号进行“线与”Wire-OR合并同时还要确保JTAG调试器能通过COP_HRESET单独控制它而不影响TRST。这些细节单看数据手册很容易被忽略但却是系统能否进入可控调试状态的关键。这份指南的目标读者非常明确正在或即将基于MPC8641D/MPC8641/MPC8640D/MPC8640系列处理器进行硬件开发的工程师、PCB布局工程师以及系统调试工程师。无论你是首次接触PowerQUICC III架构的新手还是经验丰富的老手它都能帮助你在原理图设计、PCB评审和板级调试阶段系统地审视设计大幅提升一次成功的概率并能在系统“趴窝”时提供清晰的排查思路。2. 硬件设计检查清单深度解析一份有效的检查清单其价值在于将抽象的设计规范转化为可执行、可验证的具体动作。MPC8641D的清单按功能模块划分覆盖了从系统基础到高速接口的所有关键部分。下面我将结合自身经验对这些模块中的核心要点和潜在陷阱进行拆解。2.1 系统模块稳定性的基石系统模块是处理器与外部世界交互的“神经中枢”包括复位、中断、调试接口等。这里的错误往往直接导致处理器“罢工”。2.1.1 复位电路设计不止是拉低再拉高那么简单复位电路是硬件设计的第一个关键。HRESET硬复位必须被正确驱动至少100微秒这个时间必须由板上的复位发生电路如电源监控芯片、CPLD等保证。我强烈建议使用一个带有明确延时输出的复位发生器。HRESET_REQ硬复位请求是处理器请求外部系统复位的输出信号绝对不能简单地与HRESET短接。一个常见的做法是将其通过一个与门或CPLD逻辑连接到系统复位网络上并且这个逻辑要确保仅在处理器核心电压OVDD稳定后才生效防止上电过程中的毛刺导致复位循环。SRESET0和SRESET1是软复位信号。对于非双核的MPC8641SRESET1必须上拉到OVDD。这里的一个实操心得是即使你目前只使用一个核心也最好在原理图上为SRESET1预留一个上拉电阻的位号。因为未来你可能需要升级到双核版本或者调试时发现需要连接这个信号预留位号能避免飞线的麻烦。2.1.2 调试接口COP/JTAG通往处理器内部的钥匙JTAG接口是系统调试的生命线。清单中COP连接器的引脚定义是标准配置务必遵循。关于TRST测试复位信号有一个至关重要的细节它必须在HRESET之后或同时且在OVDD稳定后被断言。这意味着你的复位电路需要能分别控制HRESET和TRST。我见过很多设计将TRST直接与HRESET相连这可能导致JTAG控制器无法在系统复位时单独初始化调试模块。正确的做法是使用一个像LVT08这样的开源集电极门电路将来自COP头的COP_TRST和系统HRESET进行“线与”确保两者都能控制TRST但COP_HRST不能驱动TRST。对于TMS和TDI虽然它们内部有上拉电阻但在噪声环境复杂的板子上我仍然建议在外部添加一个4.7kΩ到10kΩ的弱上拉电阻到OVDD这能显著提高JTAG链的稳定性尤其是在长电缆调试时。2.1.3 配置引脚与启动顺序MPC8641D有许多复用引脚在复位采样期间被用作配置输入例如LAD[0:7]、LWE[0:3]、LGPL3/5等它们决定了处理器的启动模式、时钟配置、内存类型等。清单中提到的CONFIG注释就是这些引脚的第二功能。这是最容易出错的地方之一。你必须根据你设计的启动设备如NOR Flash的位宽、DDR内存类型DDR1/DDR2、SerDes模式PCIe/SRIO等精确计算每个配置引脚需要的上拉或下拉电阻值。一个错误的配置会导致处理器从错误的地址读取启动代码或者以错误的频率初始化内存结果就是黑屏。我的习惯是在原理图设计阶段专门用一页来集中放置所有这些配置电阻并附上一个详细的表格说明每个电阻对应的配置选项和计算依据方便后续检查和修改。2.2 电源模块能量供给的艺术与科学电源设计是硬件稳定性的物理基础。MPC8641D具有多组电源域隔离和去耦是重中之重。2.2.1 核心电源VDD_CORE与模拟电源AVDD_CORE处理器核心电源VDD_CORE要求0.95V至1.1V根据具体型号和频率电流需求可能高达数十安培。清单建议支持到1.2V以补偿压降这是一个非常实用的建议。在PCB布局时你必须使用厚铜2oz或以上和足够多的电源层来承载电流。每个VDD_CORE电源引脚附近都必须放置一个去耦电容理想情况下使用0402封装的陶瓷电容并采用“via-in-pad”设计直接将过孔打在焊盘下以最小化寄生电感。这是应对核心动态电流变化、防止电压塌陷的关键。AVDD_CORE是为核心PLL等模拟电路供电的“清洁”电源。必须通过一个10Ω的电阻从VDD_CORE隔离过来并在AVDD_CORE侧放置两个2.2μF的非极性陶瓷电容。这个10Ω电阻和电容构成了一个简单的RC滤波器用于滤除数字电源上的噪声。布局时这个滤波电路要尽可能靠近处理器的AVDD_CORE引脚走线宽度10-20mil长度控制在2厘米以内。2.2.2 电源域隔离与SerDes电源LVDD和TVDD是以太网控制器的I/O电源可以是2.5V用于RGMII或3.3V。如果两个TSEC使用相同的电压可以将它们桥接。清单中建议在LVDD和TVDD之间插入一个磁珠Ferrite Bead这是一个抑制高频噪声在电源平面间串扰的好方法特别是当两个以太网口工作在不同负载下时。SVDD和XVDD是SerDes模块的内部和I/O电源对噪声极其敏感。绝对不要将它们与其他数字电源如VDD_PLAT直接共用同一个开关电源的输出。即使来自同一电源芯片也应使用独立的电感或磁珠进行隔离。AVDD_SRDS同样需要通过一个1Ω电阻从SVDD隔离并搭配3.3nF和1.0μF的电容滤波。SerDes通道的误码率BER直接受到电源噪声的影响这里的任何妥协都可能导致高速链路训练失败或运行时出现偶发性错误。2.3 DDR内存接口信号完整性的试金石DDR接口是高速数字设计的经典挑战。MPC8641D支持DDR1和DDR2设计时必须明确选择。2.3.1 拓扑、端接与等长对于数据总线MDQ[0:63]和校验位MECC[0:7]清单建议为大型分立内存阵列使用串联端接电阻10-22Ω。这里的“大型阵列”通常指多颗内存芯片组成的rank。串联电阻位于驱动器处理器端用于阻抗匹配减少信号反射。但对于DIMM模块其本身通常已包含这些电阻所以除非仿真证明需要否则不应额外添加。一个常见的错误是盲目添加串联电阻反而恶化了信号质量。等长匹配是必须严格遵守的规则。数据信号必须按字节通道Byte Lane分组进行组内等长。例如数据位MDQ[0:7]、数据选通MDQS[0]及其反向信号MDQS[0]、数据掩码MDM[0]这11根线必须长度匹配误差通常控制在±5mil以内。地址/命令总线MA[0:15],MBA[0:2],MRAS,MCAS,MWE,MCS[0:3],MCKE[0:3],MODT[0:3]也需要进行等长控制并且通常需要并联端接到VTT电压通常是GVDD的一半。VTT电源本身也需要强大的去耦能力。2.3.2 时钟与参考电压差分时钟对MCK[0:5]和MCK[0:5]必须作为严格的差分对来布线并与其他时钟对保持等长。未使用的时钟输出应通过一个约100Ω的电阻接地以减小EMI。参考电压MVREF是数据接收器的判决门限必须非常干净。它通常由GVDD通过一个精密的电阻分压网络产生并经过一个低噪声LDO稳压。在MVREF引脚处必须放置1-2个低ESR的0.1μF陶瓷电容并且其走线应被地线包围远离任何高速数字信号以避免噪声耦合。2.4 以太网控制器eTSEC接口模式与配置陷阱MPC8641D集成了多达4个eTSEC增强型三速以太网控制器支持MII、RMII、GMII、RGMII等多种模式。引脚复用是这里的主题。2.4.1 信号复用与未连接处理许多TSEC信号在未使用时或被配置为GPIO时其处理方式不同。例如TSECn_TXD[4:7]在MII/RMII/RGMII模式下可以不连接浮空。但如果TSEC端口完全不用这些引脚可以作为通用输出GPOUT使用此时如果输出不用也可以浮空。然而对于输入信号如TSECn_RXD[0:7]当复用为GPIN时如果不用强烈建议通过下拉电阻接地防止浮空输入引入噪声或导致不必要的功耗。2.4.2 RGMII的时序要求RGMII模式为了在单一时钟沿传输数据需要在TX时钟上引入2ns的延迟。清单中提到大多数现代PHY芯片都支持通过软件配置来在芯片内部实现这个延迟从而简化PCB设计无需在时钟线上刻意绕长。这是一个非常重要的信息。在设计前期与PHY芯片供应商确认此功能可以避免后期为了满足时序而进行的痛苦PCB修改。2.5 本地总线Local Bus连接引导Flash的桥梁本地总线常用于连接引导闪存NOR Flash、FPGA或低速外设。其设计相对简单但配置引脚至关重要。2.5.1 地址锁存与数据缓冲由于本地总线是地址/数据复用的你需要外部锁存器如74ALVCH16373在LALE地址锁存使能的下落沿锁存地址。对于数据总线如果负载较重连接多个设备可能需要使用双向缓冲器如74ALVCH32973。LBCTL信号用于控制这些缓冲器的方向。2.5.2 配置引脚决定启动命运本地总线上的许多信号在复位时是配置引脚。例如LWE[0]配置cfg_cpu_boot决定哪个CPU核心启动。LWE[2:3]配置cfg_host_agt[0:1]与PCIe主机模式相关。LGPL3和LGPL5配置cfg_boot_seq[0:1]决定启动设备的宽度和类型。你必须根据计划使用的启动Flash的位宽8位/16位和类型查阅MPC8641D的参考手册精确设置这些引脚的上拉/下拉。我建议在原理图旁附上一个类似下表的配置矩阵确保万无一失目标配置LWE[0]LWE[2]LWE[3]LGPL3LGPL5...Core 0 从 8-bit Flash 启动下拉上拉下拉上拉下拉...Core 1 从 16-bit Flash 启动上拉下拉上拉下拉上拉...禁用本地总线启动上拉上拉上拉下拉下拉...2.6 SerDes高速串行接口PCIe与SRIO的物理层实现SerDes是用于PCI Express和Serial RapidIO等高速协议的物理层。其设计对布局和电源最为敏感。2.6.1 PCI Express模式在PCIe模式下所有通道Lane的SDx_RX/TX差分对都需要进行交流耦合即在发送端串联一个0.1μF左右的电容。这个电容应等距放置在距离发送端引脚2-3厘米的范围内。差分对走线必须严格遵循100Ω差分阻抗控制长度控制在12英寸以内并尽可能减少过孔和弯曲。SDx_REF_CLK参考时钟必须是一个非常干净、低抖动的100MHz差分时钟。其周期到周期抖动Cycle-to-Cycle Jitter必须小于100ps边沿到边沿抖动小于±50ps。在实际选型中应选择性能优于此最低要求的时钟发生器因为时钟抖动会直接转化为链路间的时序偏差影响高速链路的稳定性。2.6.2 关键电阻与未连接引脚有几个关键的电阻必须注意SDx_IMP_CAL_TX: 连接一个100Ω 1%的电阻到地。这是发送端阻抗校准电阻。SDx_IMP_CAL_RX: 连接一个200Ω 1%的电阻到地。这是接收端阻抗校准电阻。 这两个电阻的走线必须非常短≤1cm并且远离噪声源其精度直接影响SerDes发射器和接收器的内部阻抗匹配。对于标记为SDx_RSV的保留引脚必须按照清单要求连接到SVDD或通过300Ω电阻下拉到地。对于标记为SDx_NCNo Connect的引脚必须保持完全悬空连测试点都不要加任何连接都可能影响内部电路状态。3. 从清单到实践系统调试流程与核心环节有了一个经过严格检查的硬件设计只是成功了一半。板卡回来后系统调试才是真正的挑战。以下是我基于这份检查清单总结的一套调试流程。3.1 上电前检查与静态测量在首次上电前不要急于通电。首先进行视觉检查和基础测量目视检查检查所有元件方向、型号特别是极性电容、二极管和IC。检查有无连锡、虚焊。电源对地短路测试使用万用表二极管档或电阻档测量所有电源网络VDD_CORE,OVDD,GVDD,SVDD等对地的阻值。正常情况下不应短路阻值极低。这是一个能防止烧毁芯片的关键步骤。关键电阻值验证测量所有配置电阻、端接电阻、SerDes校准电阻的值确保与原理图一致。特别是那些1%精度的电阻。3.2 循序渐进的电源上电与监控使用可编程电源或分步上电序列是安全调试的黄金法则。首先上电I/O电源OVDD, 3.3V因为很多配置引脚、复位电路、监控芯片都工作在这个电压下。测量OVDD电压是否稳定在3.3V±5%以内。上电核心电源VDD_CORE, ~1.0V观察上电波形应平滑无过冲。用示波器测量纹波通常要求小于核心电压的2%即20mVpp。如果纹波过大检查去耦电容布局和电源芯片的反馈环路。上电内存电源GVDD, 1.8V/2.5V和SerDes电源SVDD/XVDD, ~1.0V同样监控电压和纹波。监控电源时序确保OVDD在VDD_CORE之前或同时稳定。一些处理器的数据手册有明确的上电时序要求虽然MPC8641D对此要求相对宽松但良好的时序有助于系统稳定。3.3 时钟与复位信号验证电源正常后检查时钟和复位。系统时钟SYSCLK用示波器测量频率、幅值应在0.4V至2.7V之间和上升/下降时间应≤1.2ns。过慢的边沿会导致PLL无法锁定。确保在系统所有电源稳定之前SYSCLK保持稳定高或低电平而不是振荡。复位信号测量HRESET信号。在上电后它应该保持一段时间的低电平至少100μs然后变为高电平。同时用示波器双通道功能观察TRST与HRESET的关系确保TRST在HRESET有效且OVDD稳定后也有一个有效的低脉冲。3.4 连接JTAG调试器与初步诊断如果电源、时钟、复位都正常就可以尝试连接JTAG调试器如Lauterbach、PEEDI或开源OpenOCD搭配合适的调试探针。连接COP头确保接线正确特别是TRST和HRESET的连接符合之前的设计。扫描JTAG链在调试软件中扫描JTAG链。如果成功你应该能看到MPC8641D的TAP测试访问端口IDCODE。如果扫描失败检查TCK、TMS、TDI、TDO的连线。检查TRST信号是否被正确驱动。测量TDO上是否有数据变化确认处理器是否真的“活”着。读取核心状态如果能连上尝试暂停处理器核心读取核心的寄存器如MSR、SRR0。如果能看到合理的值例如复位后PC指向0xFFF00100说明核心已从复位状态释放并且可能已开始执行启动ROM中的代码。3.5 DDR内存初始化与测试这是最复杂的一步。需要通过JTAG调试器手动配置DDR控制器寄存器。配置内存控制器DDRC根据你使用的DDR内存芯片或DIMM的数据手册设置DDRC的时序参数tRAS,tRCD,tRP,tRFC等、行列地址宽度、内存大小等。清单中关于MDIC0/MDIC1连接18.2Ω电阻的设置就是用于DDR I/O阻抗校准的硬件必须正确。执行DDR校准序列通过调试器运行内存控制器的动态校准例程如果调试工具支持或手动写入校准寄存器。这一步会优化内存接口的时序补偿PCB走线延迟。内存读写测试使用调试器的内存填充/比较功能对DDR内存的多个地址进行连续的读写测试。可以从简单的地址线测试如 walking 1s test开始再到数据线测试如数据总线完整性测试最后进行全内存区域的快速扫频测试。任何错误都意味着DDR配置、硬件连接或信号完整性有问题。3.6 外设初步初始化与引导在DDR内存工作正常后就可以尝试让处理器从引导设备通常是本地总线上的NOR Flash加载程序了。检查配置引脚再次通过测量电压确认所有决定启动模式的配置引脚LAD[0:7],LWE[0:3]等的电平与你的设计意图一致。初始化本地总线控制器通过JTAG配置LBC本地总线控制器的时序参数使其匹配你的Flash芯片的读周期时间。读取引导向量从配置引脚指定的启动地址例如0xFFF00000读取数据。如果成功读取到预期的指令如一条跳转指令0x4800_0000说明处理器已经能够访问启动Flash。加载并运行Bootloader将U-Boot或其它bootloader镜像写入Flash然后让处理器从复位向量开始执行。如果成功你应该能在串口通过eTSEC或UART转换上看到bootloader的启动信息。4. 常见问题排查与实战技巧实录即使严格按照清单设计调试中仍会遇到各种问题。以下是我在多个MPC8641D项目中遇到的典型问题及解决方法。4.1 问题一上电后JTAG无法连接处理器无响应现象电源测量正常时钟有波形但JTAG调试器扫描不到任何设备。排查思路检查TRST信号这是最常见的原因。用示波器同时测量HRESET和TRST。确保TRST在HRESET有效后有一个明确的低电平脉冲。如果TRST一直为高JTAG端口可能被禁用。检查你的复位合并逻辑电路。检查SYSCLK质量用示波器的高分辨率模式测量SYSCLK的上升/下降时间。如果边沿过于平缓1.5nsPLL可能无法锁定导致内核不工作。检查时钟源的驱动能力或靠近处理器时钟引脚添加一个缓冲器。检查配置引脚冲突如果某些配置引脚处于浮空状态或者上拉/下拉电阻值错误导致电平处于不确定的中间值可能使处理器进入未定义或测试模式。用万用表测量所有配置引脚的电压确保它们是明确的高接近OVDD或低接近0V。检查电源时序和纹波虽然MPC8641D对时序要求不严但极端的时序或过大的电源纹波特别是在核心电压上可能导致内部逻辑混乱。用示波器触发模式捕捉所有电源的上电顺序和稳定后的纹波。4.2 问题二DDR内存测试失败数据读写不稳定现象JTAG可以连接但配置DDR控制器后内存测试出现随机错误或者根本无法完成初始化。排查思路验证硬件连接首先排除焊接问题。用万用表检查DDR内存插座或芯片的每个引脚是否与处理器对应引脚连通特别是数据线、地址线和控制线。检查电源和参考电压测量GVDD和VTT电压是否精确、稳定。重点测量MVREF它的值必须是GVDD的一半并且非常干净。任何噪声耦合到MVREF都会导致数据采样错误。确保MVREF的走线远离数据线和时钟线且去耦电容紧挨着引脚。检查端接电阻确认所有必要的并联端接电阻VTT和串联端接电阻都已正确焊接阻值无误。对于分立内存设计串联电阻的阻值通常22Ω需要根据仿真确定不正确的阻值会导致信号过冲或欠冲。审视PCB布局如果以上都正确问题很可能在PCB布局上。检查数据字节通道内的等长是否满足要求通常±5mil。检查差分时钟对的长度匹配和差分阻抗100Ω。使用高速示波器配合差分探头直接测量数据线和时钟线的眼图。如果眼图张开度不够可能存在阻抗不连续、串扰或反射问题。调整DDR控制器时序在硬件无法修改的情况下尝试通过软件微调DDR控制器的时序参数。可以稍微增加tRAS、tRCD、tRP等时间参数或者调整DDR_SDRAM_INTERVAL寄存器中的刷新间隔。有时内存芯片的实际性能比标称值稍差需要更宽松的时序。4.3 问题三SerDes链路训练失败PCIe/SRIO链路无法建立现象系统能启动但PCIe设备无法被枚举或SRIO链路无法进入训练状态。排查思路检查电源和校准电阻首先确认SVDD和XVDD电源的纹波极低10mVpp。用万用表确认SDx_IMP_CAL_TX100Ω对地和SDx_IMP_CAL_RX200Ω对地电阻焊接正确。这两个电阻直接影响SerDes发射和接收端的内部阻抗匹配错误的值会导致信号质量严重下降。检查交流耦合电容确认PCIe的每条TX通道上都有串联的交流耦合电容通常0.1μF并且位置符合规范距发送端2-3cm。检查参考时钟用高带宽示波器测量SDx_REF_CLK差分对的波形。检查频率100MHz或125MHz、幅值、共模电压以及抖动。过大的抖动是导致链路训练失败的常见原因。确保时钟源本身的性能并且其走线远离噪声源。检查差分对布线使用矢量网络分析仪VNA或时域反射计TDR检查差分对的阻抗连续性。检查是否有过孔、锐角弯曲或参考平面不完整的情况。确保差分对长度在12英寸以内且对内长度匹配通常±5mil。软件配置检查确认SerDes的协议模式PCIe或SRIO、通道数、速率等配置与硬件设计一致。检查SerDes的PLL和DLL是否已锁定通过读取相关状态寄存器。4.4 问题四以太网接口eTSEC无法连接或性能低下现象网络接口显示未连接或连接后吞吐量极低、丢包严重。排查思路检查接口模式匹配确认处理器eTSEC控制器的模式MII/RMII/GMII/RGMII与PHY芯片的设置完全一致。一个常见的错误是处理器配置为RGMII而PHY芯片却工作在GMII模式。检查RGMII时序如果是RGMII接口确认是否需要在TX时钟线上增加2ns的延迟。如前所述优先在PHY侧通过软件配置解决。如果必须在PCB上绕线需精确计算走线长度差在FR4板材上信号速度约6英寸/ns需绕长约12英寸。检查MDIO/MDC管理接口eTSEC通过MDIO总线配置PHY。用示波器检查EC_MDC是否有时钟输出EC_MDIO数据线是否有上下拉通常需要1kΩ上拉电阻。尝试通过调试器读取PHY的寄存器确认通信是否正常。检查信号完整性对于RGMII等高速接口125MHz时钟即使数据速率不高也需要考虑信号完整性。检查TX和RX数据线是否大致等长以时钟线为参考。检查PHY和处理器之间的串联匹配电阻通常22Ω-33Ω是否已焊接其值是否合适。4.5 实战技巧与心得预留测试点在关键信号上如所有电源、复位、时钟、配置引脚、SerDes差分对、DDR关键信号预留充足的测试点。使用接地-信号-接地G-S-G结构的测试点方便使用示波器或逻辑分析仪探头。使用可配置电阻网络对于配置引脚的上拉/下拉电阻考虑使用电阻排Resistor Array或0603/0402封装的电阻并预留多个不同值的焊盘。在调试阶段你可以通过更换电阻值来尝试不同的配置而无需飞线。分模块上电与调试如果可能在设计上使能各个主要模块如DDR、SerDes、eTSEC的电源独立控制通过MOSFET或电源管理IC。这样在调试时可以先只给核心和必要外设供电待基础系统稳定后再逐个上电和调试其他模块便于隔离问题。善用处理器的内部调试资源MPC8641D有性能监控器和调试事件输出引脚如TRIG_OUT。在调试复杂问题时可以配置这些功能来监控内部总线活动或触发特定事件辅助定位软件或硬件问题。文档化一切将你的原理图设计决策、配置电阻计算、调试过程中遇到的问题和解决方法详细记录下来。这份文档对于未来的项目维护、升级以及团队知识传承其价值不亚于设计清单本身。
MPC8641D硬件设计检查清单：规避嵌入式系统开发中的常见陷阱
1. 项目概述与核心价值在嵌入式硬件开发领域尤其是面对像MPC8641D这类集成了双核PowerPC e600核心、高速DDR内存控制器、多个千兆以太网控制器以及SerDes高速串行接口的高性能通信处理器时硬件设计的复杂度和风险会呈指数级上升。一张原理图上的微小疏忽比如一个上拉电阻的缺失、一个时钟信号的端接不当都可能导致整个系统无法启动或者在最糟糕的情况下直接损坏昂贵的处理器芯片。这种“一着不慎满盘皆输”的压力是每一位硬件工程师都深有体会的。因此一份详尽、精准的硬件设计检查清单Design Checklist的价值就远远超出了一份普通的参考文档。它更像是一份由无数前人的“学费”调试时间和报废的板卡凝结而成的“避坑地图”。我经历过不止一次这样的场景新板卡上电后毫无动静JTAG连不上核心电压异常团队花费数天甚至数周时间用示波器逐个引脚测量最终发现问题可能只是一个配置引脚CONFIG Pin没有按照数据手册要求进行正确的上拉或下拉。如果我们在设计之初就严格遵循一份好的检查清单这类问题完全可以在投板前就被规避。这份针对MPC8641D处理器的设计检查清单其核心原理就是将处理器数据手册中散落在各章节、有时甚至隐含在电气特性或初始化序列里的关键连接要求进行系统性的归纳和场景化的解读。它不仅仅告诉你某个引脚“应该怎么连”更重要的是解释了“为什么这么连”以及“不这么连会有什么后果”。例如对于系统复位信号HRESET清单会强调其必须被断言至少100微秒并且需要与板级复位信号进行“线与”Wire-OR合并同时还要确保JTAG调试器能通过COP_HRESET单独控制它而不影响TRST。这些细节单看数据手册很容易被忽略但却是系统能否进入可控调试状态的关键。这份指南的目标读者非常明确正在或即将基于MPC8641D/MPC8641/MPC8640D/MPC8640系列处理器进行硬件开发的工程师、PCB布局工程师以及系统调试工程师。无论你是首次接触PowerQUICC III架构的新手还是经验丰富的老手它都能帮助你在原理图设计、PCB评审和板级调试阶段系统地审视设计大幅提升一次成功的概率并能在系统“趴窝”时提供清晰的排查思路。2. 硬件设计检查清单深度解析一份有效的检查清单其价值在于将抽象的设计规范转化为可执行、可验证的具体动作。MPC8641D的清单按功能模块划分覆盖了从系统基础到高速接口的所有关键部分。下面我将结合自身经验对这些模块中的核心要点和潜在陷阱进行拆解。2.1 系统模块稳定性的基石系统模块是处理器与外部世界交互的“神经中枢”包括复位、中断、调试接口等。这里的错误往往直接导致处理器“罢工”。2.1.1 复位电路设计不止是拉低再拉高那么简单复位电路是硬件设计的第一个关键。HRESET硬复位必须被正确驱动至少100微秒这个时间必须由板上的复位发生电路如电源监控芯片、CPLD等保证。我强烈建议使用一个带有明确延时输出的复位发生器。HRESET_REQ硬复位请求是处理器请求外部系统复位的输出信号绝对不能简单地与HRESET短接。一个常见的做法是将其通过一个与门或CPLD逻辑连接到系统复位网络上并且这个逻辑要确保仅在处理器核心电压OVDD稳定后才生效防止上电过程中的毛刺导致复位循环。SRESET0和SRESET1是软复位信号。对于非双核的MPC8641SRESET1必须上拉到OVDD。这里的一个实操心得是即使你目前只使用一个核心也最好在原理图上为SRESET1预留一个上拉电阻的位号。因为未来你可能需要升级到双核版本或者调试时发现需要连接这个信号预留位号能避免飞线的麻烦。2.1.2 调试接口COP/JTAG通往处理器内部的钥匙JTAG接口是系统调试的生命线。清单中COP连接器的引脚定义是标准配置务必遵循。关于TRST测试复位信号有一个至关重要的细节它必须在HRESET之后或同时且在OVDD稳定后被断言。这意味着你的复位电路需要能分别控制HRESET和TRST。我见过很多设计将TRST直接与HRESET相连这可能导致JTAG控制器无法在系统复位时单独初始化调试模块。正确的做法是使用一个像LVT08这样的开源集电极门电路将来自COP头的COP_TRST和系统HRESET进行“线与”确保两者都能控制TRST但COP_HRST不能驱动TRST。对于TMS和TDI虽然它们内部有上拉电阻但在噪声环境复杂的板子上我仍然建议在外部添加一个4.7kΩ到10kΩ的弱上拉电阻到OVDD这能显著提高JTAG链的稳定性尤其是在长电缆调试时。2.1.3 配置引脚与启动顺序MPC8641D有许多复用引脚在复位采样期间被用作配置输入例如LAD[0:7]、LWE[0:3]、LGPL3/5等它们决定了处理器的启动模式、时钟配置、内存类型等。清单中提到的CONFIG注释就是这些引脚的第二功能。这是最容易出错的地方之一。你必须根据你设计的启动设备如NOR Flash的位宽、DDR内存类型DDR1/DDR2、SerDes模式PCIe/SRIO等精确计算每个配置引脚需要的上拉或下拉电阻值。一个错误的配置会导致处理器从错误的地址读取启动代码或者以错误的频率初始化内存结果就是黑屏。我的习惯是在原理图设计阶段专门用一页来集中放置所有这些配置电阻并附上一个详细的表格说明每个电阻对应的配置选项和计算依据方便后续检查和修改。2.2 电源模块能量供给的艺术与科学电源设计是硬件稳定性的物理基础。MPC8641D具有多组电源域隔离和去耦是重中之重。2.2.1 核心电源VDD_CORE与模拟电源AVDD_CORE处理器核心电源VDD_CORE要求0.95V至1.1V根据具体型号和频率电流需求可能高达数十安培。清单建议支持到1.2V以补偿压降这是一个非常实用的建议。在PCB布局时你必须使用厚铜2oz或以上和足够多的电源层来承载电流。每个VDD_CORE电源引脚附近都必须放置一个去耦电容理想情况下使用0402封装的陶瓷电容并采用“via-in-pad”设计直接将过孔打在焊盘下以最小化寄生电感。这是应对核心动态电流变化、防止电压塌陷的关键。AVDD_CORE是为核心PLL等模拟电路供电的“清洁”电源。必须通过一个10Ω的电阻从VDD_CORE隔离过来并在AVDD_CORE侧放置两个2.2μF的非极性陶瓷电容。这个10Ω电阻和电容构成了一个简单的RC滤波器用于滤除数字电源上的噪声。布局时这个滤波电路要尽可能靠近处理器的AVDD_CORE引脚走线宽度10-20mil长度控制在2厘米以内。2.2.2 电源域隔离与SerDes电源LVDD和TVDD是以太网控制器的I/O电源可以是2.5V用于RGMII或3.3V。如果两个TSEC使用相同的电压可以将它们桥接。清单中建议在LVDD和TVDD之间插入一个磁珠Ferrite Bead这是一个抑制高频噪声在电源平面间串扰的好方法特别是当两个以太网口工作在不同负载下时。SVDD和XVDD是SerDes模块的内部和I/O电源对噪声极其敏感。绝对不要将它们与其他数字电源如VDD_PLAT直接共用同一个开关电源的输出。即使来自同一电源芯片也应使用独立的电感或磁珠进行隔离。AVDD_SRDS同样需要通过一个1Ω电阻从SVDD隔离并搭配3.3nF和1.0μF的电容滤波。SerDes通道的误码率BER直接受到电源噪声的影响这里的任何妥协都可能导致高速链路训练失败或运行时出现偶发性错误。2.3 DDR内存接口信号完整性的试金石DDR接口是高速数字设计的经典挑战。MPC8641D支持DDR1和DDR2设计时必须明确选择。2.3.1 拓扑、端接与等长对于数据总线MDQ[0:63]和校验位MECC[0:7]清单建议为大型分立内存阵列使用串联端接电阻10-22Ω。这里的“大型阵列”通常指多颗内存芯片组成的rank。串联电阻位于驱动器处理器端用于阻抗匹配减少信号反射。但对于DIMM模块其本身通常已包含这些电阻所以除非仿真证明需要否则不应额外添加。一个常见的错误是盲目添加串联电阻反而恶化了信号质量。等长匹配是必须严格遵守的规则。数据信号必须按字节通道Byte Lane分组进行组内等长。例如数据位MDQ[0:7]、数据选通MDQS[0]及其反向信号MDQS[0]、数据掩码MDM[0]这11根线必须长度匹配误差通常控制在±5mil以内。地址/命令总线MA[0:15],MBA[0:2],MRAS,MCAS,MWE,MCS[0:3],MCKE[0:3],MODT[0:3]也需要进行等长控制并且通常需要并联端接到VTT电压通常是GVDD的一半。VTT电源本身也需要强大的去耦能力。2.3.2 时钟与参考电压差分时钟对MCK[0:5]和MCK[0:5]必须作为严格的差分对来布线并与其他时钟对保持等长。未使用的时钟输出应通过一个约100Ω的电阻接地以减小EMI。参考电压MVREF是数据接收器的判决门限必须非常干净。它通常由GVDD通过一个精密的电阻分压网络产生并经过一个低噪声LDO稳压。在MVREF引脚处必须放置1-2个低ESR的0.1μF陶瓷电容并且其走线应被地线包围远离任何高速数字信号以避免噪声耦合。2.4 以太网控制器eTSEC接口模式与配置陷阱MPC8641D集成了多达4个eTSEC增强型三速以太网控制器支持MII、RMII、GMII、RGMII等多种模式。引脚复用是这里的主题。2.4.1 信号复用与未连接处理许多TSEC信号在未使用时或被配置为GPIO时其处理方式不同。例如TSECn_TXD[4:7]在MII/RMII/RGMII模式下可以不连接浮空。但如果TSEC端口完全不用这些引脚可以作为通用输出GPOUT使用此时如果输出不用也可以浮空。然而对于输入信号如TSECn_RXD[0:7]当复用为GPIN时如果不用强烈建议通过下拉电阻接地防止浮空输入引入噪声或导致不必要的功耗。2.4.2 RGMII的时序要求RGMII模式为了在单一时钟沿传输数据需要在TX时钟上引入2ns的延迟。清单中提到大多数现代PHY芯片都支持通过软件配置来在芯片内部实现这个延迟从而简化PCB设计无需在时钟线上刻意绕长。这是一个非常重要的信息。在设计前期与PHY芯片供应商确认此功能可以避免后期为了满足时序而进行的痛苦PCB修改。2.5 本地总线Local Bus连接引导Flash的桥梁本地总线常用于连接引导闪存NOR Flash、FPGA或低速外设。其设计相对简单但配置引脚至关重要。2.5.1 地址锁存与数据缓冲由于本地总线是地址/数据复用的你需要外部锁存器如74ALVCH16373在LALE地址锁存使能的下落沿锁存地址。对于数据总线如果负载较重连接多个设备可能需要使用双向缓冲器如74ALVCH32973。LBCTL信号用于控制这些缓冲器的方向。2.5.2 配置引脚决定启动命运本地总线上的许多信号在复位时是配置引脚。例如LWE[0]配置cfg_cpu_boot决定哪个CPU核心启动。LWE[2:3]配置cfg_host_agt[0:1]与PCIe主机模式相关。LGPL3和LGPL5配置cfg_boot_seq[0:1]决定启动设备的宽度和类型。你必须根据计划使用的启动Flash的位宽8位/16位和类型查阅MPC8641D的参考手册精确设置这些引脚的上拉/下拉。我建议在原理图旁附上一个类似下表的配置矩阵确保万无一失目标配置LWE[0]LWE[2]LWE[3]LGPL3LGPL5...Core 0 从 8-bit Flash 启动下拉上拉下拉上拉下拉...Core 1 从 16-bit Flash 启动上拉下拉上拉下拉上拉...禁用本地总线启动上拉上拉上拉下拉下拉...2.6 SerDes高速串行接口PCIe与SRIO的物理层实现SerDes是用于PCI Express和Serial RapidIO等高速协议的物理层。其设计对布局和电源最为敏感。2.6.1 PCI Express模式在PCIe模式下所有通道Lane的SDx_RX/TX差分对都需要进行交流耦合即在发送端串联一个0.1μF左右的电容。这个电容应等距放置在距离发送端引脚2-3厘米的范围内。差分对走线必须严格遵循100Ω差分阻抗控制长度控制在12英寸以内并尽可能减少过孔和弯曲。SDx_REF_CLK参考时钟必须是一个非常干净、低抖动的100MHz差分时钟。其周期到周期抖动Cycle-to-Cycle Jitter必须小于100ps边沿到边沿抖动小于±50ps。在实际选型中应选择性能优于此最低要求的时钟发生器因为时钟抖动会直接转化为链路间的时序偏差影响高速链路的稳定性。2.6.2 关键电阻与未连接引脚有几个关键的电阻必须注意SDx_IMP_CAL_TX: 连接一个100Ω 1%的电阻到地。这是发送端阻抗校准电阻。SDx_IMP_CAL_RX: 连接一个200Ω 1%的电阻到地。这是接收端阻抗校准电阻。 这两个电阻的走线必须非常短≤1cm并且远离噪声源其精度直接影响SerDes发射器和接收器的内部阻抗匹配。对于标记为SDx_RSV的保留引脚必须按照清单要求连接到SVDD或通过300Ω电阻下拉到地。对于标记为SDx_NCNo Connect的引脚必须保持完全悬空连测试点都不要加任何连接都可能影响内部电路状态。3. 从清单到实践系统调试流程与核心环节有了一个经过严格检查的硬件设计只是成功了一半。板卡回来后系统调试才是真正的挑战。以下是我基于这份检查清单总结的一套调试流程。3.1 上电前检查与静态测量在首次上电前不要急于通电。首先进行视觉检查和基础测量目视检查检查所有元件方向、型号特别是极性电容、二极管和IC。检查有无连锡、虚焊。电源对地短路测试使用万用表二极管档或电阻档测量所有电源网络VDD_CORE,OVDD,GVDD,SVDD等对地的阻值。正常情况下不应短路阻值极低。这是一个能防止烧毁芯片的关键步骤。关键电阻值验证测量所有配置电阻、端接电阻、SerDes校准电阻的值确保与原理图一致。特别是那些1%精度的电阻。3.2 循序渐进的电源上电与监控使用可编程电源或分步上电序列是安全调试的黄金法则。首先上电I/O电源OVDD, 3.3V因为很多配置引脚、复位电路、监控芯片都工作在这个电压下。测量OVDD电压是否稳定在3.3V±5%以内。上电核心电源VDD_CORE, ~1.0V观察上电波形应平滑无过冲。用示波器测量纹波通常要求小于核心电压的2%即20mVpp。如果纹波过大检查去耦电容布局和电源芯片的反馈环路。上电内存电源GVDD, 1.8V/2.5V和SerDes电源SVDD/XVDD, ~1.0V同样监控电压和纹波。监控电源时序确保OVDD在VDD_CORE之前或同时稳定。一些处理器的数据手册有明确的上电时序要求虽然MPC8641D对此要求相对宽松但良好的时序有助于系统稳定。3.3 时钟与复位信号验证电源正常后检查时钟和复位。系统时钟SYSCLK用示波器测量频率、幅值应在0.4V至2.7V之间和上升/下降时间应≤1.2ns。过慢的边沿会导致PLL无法锁定。确保在系统所有电源稳定之前SYSCLK保持稳定高或低电平而不是振荡。复位信号测量HRESET信号。在上电后它应该保持一段时间的低电平至少100μs然后变为高电平。同时用示波器双通道功能观察TRST与HRESET的关系确保TRST在HRESET有效且OVDD稳定后也有一个有效的低脉冲。3.4 连接JTAG调试器与初步诊断如果电源、时钟、复位都正常就可以尝试连接JTAG调试器如Lauterbach、PEEDI或开源OpenOCD搭配合适的调试探针。连接COP头确保接线正确特别是TRST和HRESET的连接符合之前的设计。扫描JTAG链在调试软件中扫描JTAG链。如果成功你应该能看到MPC8641D的TAP测试访问端口IDCODE。如果扫描失败检查TCK、TMS、TDI、TDO的连线。检查TRST信号是否被正确驱动。测量TDO上是否有数据变化确认处理器是否真的“活”着。读取核心状态如果能连上尝试暂停处理器核心读取核心的寄存器如MSR、SRR0。如果能看到合理的值例如复位后PC指向0xFFF00100说明核心已从复位状态释放并且可能已开始执行启动ROM中的代码。3.5 DDR内存初始化与测试这是最复杂的一步。需要通过JTAG调试器手动配置DDR控制器寄存器。配置内存控制器DDRC根据你使用的DDR内存芯片或DIMM的数据手册设置DDRC的时序参数tRAS,tRCD,tRP,tRFC等、行列地址宽度、内存大小等。清单中关于MDIC0/MDIC1连接18.2Ω电阻的设置就是用于DDR I/O阻抗校准的硬件必须正确。执行DDR校准序列通过调试器运行内存控制器的动态校准例程如果调试工具支持或手动写入校准寄存器。这一步会优化内存接口的时序补偿PCB走线延迟。内存读写测试使用调试器的内存填充/比较功能对DDR内存的多个地址进行连续的读写测试。可以从简单的地址线测试如 walking 1s test开始再到数据线测试如数据总线完整性测试最后进行全内存区域的快速扫频测试。任何错误都意味着DDR配置、硬件连接或信号完整性有问题。3.6 外设初步初始化与引导在DDR内存工作正常后就可以尝试让处理器从引导设备通常是本地总线上的NOR Flash加载程序了。检查配置引脚再次通过测量电压确认所有决定启动模式的配置引脚LAD[0:7],LWE[0:3]等的电平与你的设计意图一致。初始化本地总线控制器通过JTAG配置LBC本地总线控制器的时序参数使其匹配你的Flash芯片的读周期时间。读取引导向量从配置引脚指定的启动地址例如0xFFF00000读取数据。如果成功读取到预期的指令如一条跳转指令0x4800_0000说明处理器已经能够访问启动Flash。加载并运行Bootloader将U-Boot或其它bootloader镜像写入Flash然后让处理器从复位向量开始执行。如果成功你应该能在串口通过eTSEC或UART转换上看到bootloader的启动信息。4. 常见问题排查与实战技巧实录即使严格按照清单设计调试中仍会遇到各种问题。以下是我在多个MPC8641D项目中遇到的典型问题及解决方法。4.1 问题一上电后JTAG无法连接处理器无响应现象电源测量正常时钟有波形但JTAG调试器扫描不到任何设备。排查思路检查TRST信号这是最常见的原因。用示波器同时测量HRESET和TRST。确保TRST在HRESET有效后有一个明确的低电平脉冲。如果TRST一直为高JTAG端口可能被禁用。检查你的复位合并逻辑电路。检查SYSCLK质量用示波器的高分辨率模式测量SYSCLK的上升/下降时间。如果边沿过于平缓1.5nsPLL可能无法锁定导致内核不工作。检查时钟源的驱动能力或靠近处理器时钟引脚添加一个缓冲器。检查配置引脚冲突如果某些配置引脚处于浮空状态或者上拉/下拉电阻值错误导致电平处于不确定的中间值可能使处理器进入未定义或测试模式。用万用表测量所有配置引脚的电压确保它们是明确的高接近OVDD或低接近0V。检查电源时序和纹波虽然MPC8641D对时序要求不严但极端的时序或过大的电源纹波特别是在核心电压上可能导致内部逻辑混乱。用示波器触发模式捕捉所有电源的上电顺序和稳定后的纹波。4.2 问题二DDR内存测试失败数据读写不稳定现象JTAG可以连接但配置DDR控制器后内存测试出现随机错误或者根本无法完成初始化。排查思路验证硬件连接首先排除焊接问题。用万用表检查DDR内存插座或芯片的每个引脚是否与处理器对应引脚连通特别是数据线、地址线和控制线。检查电源和参考电压测量GVDD和VTT电压是否精确、稳定。重点测量MVREF它的值必须是GVDD的一半并且非常干净。任何噪声耦合到MVREF都会导致数据采样错误。确保MVREF的走线远离数据线和时钟线且去耦电容紧挨着引脚。检查端接电阻确认所有必要的并联端接电阻VTT和串联端接电阻都已正确焊接阻值无误。对于分立内存设计串联电阻的阻值通常22Ω需要根据仿真确定不正确的阻值会导致信号过冲或欠冲。审视PCB布局如果以上都正确问题很可能在PCB布局上。检查数据字节通道内的等长是否满足要求通常±5mil。检查差分时钟对的长度匹配和差分阻抗100Ω。使用高速示波器配合差分探头直接测量数据线和时钟线的眼图。如果眼图张开度不够可能存在阻抗不连续、串扰或反射问题。调整DDR控制器时序在硬件无法修改的情况下尝试通过软件微调DDR控制器的时序参数。可以稍微增加tRAS、tRCD、tRP等时间参数或者调整DDR_SDRAM_INTERVAL寄存器中的刷新间隔。有时内存芯片的实际性能比标称值稍差需要更宽松的时序。4.3 问题三SerDes链路训练失败PCIe/SRIO链路无法建立现象系统能启动但PCIe设备无法被枚举或SRIO链路无法进入训练状态。排查思路检查电源和校准电阻首先确认SVDD和XVDD电源的纹波极低10mVpp。用万用表确认SDx_IMP_CAL_TX100Ω对地和SDx_IMP_CAL_RX200Ω对地电阻焊接正确。这两个电阻直接影响SerDes发射和接收端的内部阻抗匹配错误的值会导致信号质量严重下降。检查交流耦合电容确认PCIe的每条TX通道上都有串联的交流耦合电容通常0.1μF并且位置符合规范距发送端2-3cm。检查参考时钟用高带宽示波器测量SDx_REF_CLK差分对的波形。检查频率100MHz或125MHz、幅值、共模电压以及抖动。过大的抖动是导致链路训练失败的常见原因。确保时钟源本身的性能并且其走线远离噪声源。检查差分对布线使用矢量网络分析仪VNA或时域反射计TDR检查差分对的阻抗连续性。检查是否有过孔、锐角弯曲或参考平面不完整的情况。确保差分对长度在12英寸以内且对内长度匹配通常±5mil。软件配置检查确认SerDes的协议模式PCIe或SRIO、通道数、速率等配置与硬件设计一致。检查SerDes的PLL和DLL是否已锁定通过读取相关状态寄存器。4.4 问题四以太网接口eTSEC无法连接或性能低下现象网络接口显示未连接或连接后吞吐量极低、丢包严重。排查思路检查接口模式匹配确认处理器eTSEC控制器的模式MII/RMII/GMII/RGMII与PHY芯片的设置完全一致。一个常见的错误是处理器配置为RGMII而PHY芯片却工作在GMII模式。检查RGMII时序如果是RGMII接口确认是否需要在TX时钟线上增加2ns的延迟。如前所述优先在PHY侧通过软件配置解决。如果必须在PCB上绕线需精确计算走线长度差在FR4板材上信号速度约6英寸/ns需绕长约12英寸。检查MDIO/MDC管理接口eTSEC通过MDIO总线配置PHY。用示波器检查EC_MDC是否有时钟输出EC_MDIO数据线是否有上下拉通常需要1kΩ上拉电阻。尝试通过调试器读取PHY的寄存器确认通信是否正常。检查信号完整性对于RGMII等高速接口125MHz时钟即使数据速率不高也需要考虑信号完整性。检查TX和RX数据线是否大致等长以时钟线为参考。检查PHY和处理器之间的串联匹配电阻通常22Ω-33Ω是否已焊接其值是否合适。4.5 实战技巧与心得预留测试点在关键信号上如所有电源、复位、时钟、配置引脚、SerDes差分对、DDR关键信号预留充足的测试点。使用接地-信号-接地G-S-G结构的测试点方便使用示波器或逻辑分析仪探头。使用可配置电阻网络对于配置引脚的上拉/下拉电阻考虑使用电阻排Resistor Array或0603/0402封装的电阻并预留多个不同值的焊盘。在调试阶段你可以通过更换电阻值来尝试不同的配置而无需飞线。分模块上电与调试如果可能在设计上使能各个主要模块如DDR、SerDes、eTSEC的电源独立控制通过MOSFET或电源管理IC。这样在调试时可以先只给核心和必要外设供电待基础系统稳定后再逐个上电和调试其他模块便于隔离问题。善用处理器的内部调试资源MPC8641D有性能监控器和调试事件输出引脚如TRIG_OUT。在调试复杂问题时可以配置这些功能来监控内部总线活动或触发特定事件辅助定位软件或硬件问题。文档化一切将你的原理图设计决策、配置电阻计算、调试过程中遇到的问题和解决方法详细记录下来。这份文档对于未来的项目维护、升级以及团队知识传承其价值不亚于设计清单本身。
