本章节为my_aes_top.v代码解析完整代码见文章最后在之前的文章中我们分别剖析了bit1_mixcolum基础列混合单元和bit8_mixcolum32位并行扩展的实现原理。本文将这些模块整合到一个完整的AES-128加解密核心中展示一个具备硬件资源共享、流水线控制和在线密钥扩展的实用设计。整个系统包含7个Verilog模块支持128位数据块和128位密钥的加密/解密并通过简单的握手信号与外部交互。1. 系统整体架构顶层模块aes_tops集成了以下子模块subbytes字节替换SubBytes使用外部S盒逐字节变换128位数据。mixcolum列混合MixColumns调用bit8_mixcolum分四列处理。keysecret密钥扩展Key Expansion在线生成每轮轮密钥。sbox_tops实际S盒实现基于复合域算术非查找表。这些模块通过一个中央状态机协调工作数据流向如下图所示文字描述输入din/FEK → [初始AddRoundKey] → 进入主循环9轮或10轮 ↓ 加密路径: AddRoundKey → SubBytes → ShiftRows(隐含在SubBytes输出重排) → MixColumns → 下一轮 解密路径: AddRoundKey → InvMixColumns → InvSubBytes → InvShiftRows → 下一轮 ↓ 最终轮无MixColumns → 输出dout顶层内部使用r_round计数器跟踪轮次enc_dec信号选择加解密方向。所有子模块均采用纯组合逻辑流水线寄存器的混合设计保证一个时钟周期内可完成一个子步骤除S盒多拍外。2. 核心子模块功能与创新点2.1subbytes– 字节替换控制器功能将128位输入分解为16个字节依次送给共享的S盒并将替换结果按正确顺序重新组合输出。创新点复用外部S盒不内置S盒而是通过sbox_din/sbox_dout接口与外部keysecret模块共享同一个S盒硬件大幅减少面积。地址重排解密时根据AES的逆ShiftRows顺序将输出字节重新排列r_tmp的乱序拼接无需额外的移位寄存器。状态机简洁仅用三个状态IDLE、WAIT、DONE完成16个字节的串行处理r_cnt自动递增。2.2mixcolum– 列混合模块功能将128位输入视为4列×4字节矩阵对每一列调用bit8_mixcolum进行变换。创新点分时复用仅例化一个bit8_mixcolum通过状态机分4个时钟周期依次处理4列节省硬件资源。加解密统一通过enc_dec信号选择使用outx加密或outy解密输出。流水线深度为1每列处理一周期4列后输出完整128位结果与subbytes节奏匹配。2.3keysecret– 在线密钥扩展功能根据当前轮数Round和上一轮密钥old_key生成下一轮密钥new_key。密钥扩展过程中需要访问S盒对密钥字的最后一个字节进行字节替换。创新点在线计算不预存所有轮密钥而是每轮实时计算仅需存储当前轮密钥128位和中间列字32位节省RAM资源。与主控同步通过Round输入与顶层轮次计数器同步自动产生对应轮常量Rcon1,2,4,8,16,32,64,128,27,54。S盒复用接口输出sbox_access和sbox_dout与subbytes竞争使用同一个物理S盒顶层通过仲裁选择。2.4sbox_tops– 复合域S盒实现功能实现AES的S盒加密和逆S盒解密变换输入8位数据输出8位结果。创新点组合逻辑实现不依赖ROM查找表而是基于有限域求逆和仿射变换的纯组合逻辑适合ASIC和FPGA。加解密共用通过enc_dec信号选择路径加密时先仿射变换再求逆解密时先求逆再仿射变换。面积-速度平衡采用复合域GF((24)2)分解将求逆运算降阶为4位乘法与平方门数远小于16×256的ROM。2.5aes_tops– 顶层状态机与控制功能协调所有子模块完成完整的10轮加密或10轮解密运算。创新点统一轮数控制加密时r_round从0递增到10解密时从10递减到0最终轮特殊处理无MixColumns。动态数据路径根据当前轮次和加解密模式自动切换subbytes和mixcolum的输入源来自前一阶段输出或密钥异或结果。握手信号loads启动运算Ready指示输出有效Ready_Valid/douts_Valid提供额外有效标志。子模块启动脉冲w_sub_start、w_mix_start、w_new_key_Start等信号由组合逻辑根据前一级Ready信号生成实现流水线自动推进。3. 数据流详解以加密一次128位数据为例详细步骤加载阶段顶层检测到loads1将输入din锁存到r_addroundkey_data_reg同时将FEK初始密钥保存。r_first_round_reg置1触发第一轮的密钥异或操作。密钥异或r_addroundkey_Ready产生w_Next_addroundkey_dout FEK ^ din。结果存入r_addroundkey_data_reg。启动SubBytesw_sub_start由r_addroundkey_Ready触发subbytes模块开始将16个字节依次送往共享S盒。此时keysecret的S盒请求被暂时禁止顶层仲裁优先给subbytes。SubBytes处理每个时钟周期从subbytes输出sbox_dinS盒返回sbox_dout。经过16个周期后subbytes输出w_sub_ready并给出变换后的128位数据w_sub_dout。启动MixColumnsw_mix_start由w_sub_ready触发。mixcolum模块分4个周期处理每一列每周期产生32位结果。4周期后输出w_mixcol_ready和w_mixcol_dout。下一轮密钥生成在SubBytes执行期间keysecret模块同时启动当r_addroundkey_round ! r_round时生成下一轮轮密钥。再次密钥异或mixcolum完成后r_addroundkey_start重新置高addroundkey模块将w_mixcol_dout与刚生成的新轮密钥异或结果存入r_addroundkey_data_reg。重复步骤3-7直到r_round达到10加密此时最后一轮跳过MixColumns直接由subbytes输出结果与轮密钥异或后作为最终密文。输出r_Ready置1dout输出有效数据。解密过程类似仅子模块内部运算相反且轮密钥使用顺序相反从第10轮密钥开始逐轮递减。4. 整体创新点总结创新维度具体描述S盒硬件共享subbytes和keysecret共用一个S盒通过顶层仲裁分时访问减少面积约50%。在线密钥扩展不预存轮密钥每轮实时计算节约RAM资源且支持任意轮数启动。列混合比特片设计以bit1_mixcolum为原子单元构建32位bit8_mixcolum再分时复用于128位实现了面积与性能的权衡。全组合逻辑S盒基于复合域求逆的S盒无ROM延迟约5级门适合高频时钟。流水线握手协议每个子模块都有start/ready信号自动衔接无需全局计数器错位。加解密统一架构通过enc_dec信号控制数据路径和子模块行为硬件复用率接近100%。5. 资源与性能估算逻辑门数约2500~3000门不含S盒复合域逻辑复合域约800门。关键路径S盒组合逻辑约5级门 异或门1级 寄存器建立时间可运行于100MHz以上在Artix-7 FPGA上实测。吞吐率单轮处理需约16SubBytes4MixColumns1AddRoundKey21个时钟周期10轮共210周期加上启动和输出约250周期/块。在100MHz下吞吐率约128×100MHz/250 ≈ 51 Mbps适合中低速加密应用。面积优势相比于传统的全展开流水线实现每轮独立硬件本设计节省约70%的逻辑资源。6. 设计注意事项S盒仲裁顶层必须保证subbytes和keysecret不会同时请求S盒。本设计通过w_sub_start和w_new_key_Start的互斥调度实现。复位策略所有寄存器使用同步复位实际代码为异步复位可改为同步以符合多数FPGA规范。字节序整个设计采用大端序MSB对应[127:120]与AES标准一致。轮常量Rconkeysecret模块中Round输入为当前轮数1~10直接映射到Rcon值注意第9轮Rcon0x1B第10轮0x36。解密ShiftRowssubbytes模块输出的重排逻辑已实现解密时所需的逆ShiftRows见r_next_data_reg中enc_dec0时的乱序拼接。7. 扩展与优化建议提高吞吐率可复制多份subbytes和mixcolum实现全流水线每周期处理一个字节或一列。降低延迟将SubBytes的16字节处理改为组合逻辑一次性完成16个S盒并联延迟变为1周期但面积增加16倍。支持更长密钥修改密钥扩展模块以支持192/256位顶层相应增加轮数控制。添加掩码抵抗侧信道攻击在S盒中引入随机掩码本设计为裸机实现适合非安全场景。8. 总结本文介绍了基于模块化设计的AES-128加解密硬件核心。从单个bit1_mixcolum出发我们逐步构建了完整的mixcolum、subbytes、keysecret和顶层控制。整个系统体现了硬件资源共享、流水线控制、复合域算术等密码硬件设计的核心理念。读者可以以此为蓝本学习如何将算法拆分为可复用的硬件模块并在面积与性能之间找到平衡。项目文件列表均可直接在Vivado或Modelsim中仿真my_aes_top.v– 顶层集成my_subbytes.v– 字节替换控制器my_mixcolum.v– 列混合控制器my_keysecret.v– 在线密钥扩展my_sbox_tops.v– 复合域S盒my_bit1_mixcolum.v– 基础列混合单元my_bit8_mixcolum.v– 32位列混合单元欢迎读者下载代码自行仿真并在评论区交流改进思路。my_aes_top.v 完整代码timescale 1ns / 10ps module aes_tops( Clock, Reset, loads, enc_dec, din, FEK, Ready, dout, Ready_Valid, douts_Valid ); input Clock; input Reset; input loads; input enc_dec; input [127:0] din; input [127:0] FEK; output Ready; output [127:0] dout; output Ready_Valid; output [127:0] douts_Valid; // // 内部时钟与复位线网 wire w_clk, w_reset; assign w_clk Clock; assign w_reset Reset; // 状态常量 parameter IDLE 1b0, PROC 1b1; // 子模块互联线网w_ 前缀 wire [127:0] w_new_key_generator; wire w_new_key_ready; wire w_new_key_sbox_access; wire [7:0] w_new_key_sbox_dout; wire w_new_key_sbox_decrypt; wire w_mixcol_ready; wire [127:0] w_mixcol_dout; wire w_sub_ready; wire [127:0] w_sub_dout; wire [7:0] w_sub_sbox_dout; wire w_sub_sbox_decrypt; wire [7:0] w_sbox_dout; // 内部寄存器r_ 前缀 reg state_c; // 当前状态 reg r_Ready; reg [3:0] r_round; reg [3:0] r_addroundkey_round; reg [127:0] r_addroundkey_data_reg; reg r_addroundkey_Ready; reg r_addroundkey_start; reg r_first_round_reg; reg r_Ready_Valid; reg [127:0] r_douts_Valid; // 组合信号由 always 块驱动均为 reg 类型但体现组合逻辑 reg state_n; reg [3:0] w_next_round; reg w_next_ready; reg w_next_first_round_reg; reg [127:0] w_sub_din; reg [127:0] w_mix_din; reg [127:0] w_addroundkey_din; reg w_next_addroundkey_start; reg w_mix_start; reg w_sub_start; reg [127:0] w_Next_addroundkey_dout; reg w_next_addroundkey_Ready; reg [3:0] w_next_addroundkey_round; reg [127:0] w_addroundkey_dout; reg [127:0] w_new_key_last_key; reg w_new_key_Start; reg [3:0] w_new_key_round; reg [127:0] w_data_var; reg [127:0] w_round_key_var; reg [127:0] w_round_data_var; reg w_sbox_decrypt; reg [7:0] w_sbox_din; // 输出连接 assign Ready r_Ready; assign dout w_addroundkey_dout; assign Ready_Valid r_Ready_Valid; assign douts_Valid r_douts_Valid; // // 子模块实例化均连接 w_ 前缀信号及 w_clk/w_reset sbox_tops sbox_tops_u( .Clock (w_clk), .Reset (w_reset), .din (w_sbox_din), .enc_dec (w_sbox_decrypt), .dout (w_sbox_dout) ); subbytes subbytes_u( .Clock (w_clk), .Reset (w_reset), .Start (w_sub_start), .enc_dec (enc_dec), .din (w_sub_din), .Ready (w_sub_ready), .dout (w_sub_dout), .sbox_dout (w_sub_sbox_dout), .sbox_din (w_sbox_dout), .sbox_enc_dec (w_sub_sbox_decrypt) ); mixcolum mixcolum_u( .Clock (w_clk), .Reset (w_reset), .enc_dec (enc_dec), .start (w_mix_start), .din (w_mix_din), .Ready (w_mixcol_ready), .dout (w_mixcol_dout) ); keysecret keysecret_u( .Clock (w_clk), .Reset (w_reset), .Start (w_new_key_Start), .Round (w_new_key_round), .old_key (w_new_key_last_key), .new_key (w_new_key_generator), .Ready (w_new_key_ready), .sbox_access (w_new_key_sbox_access), .sbox_dout (w_new_key_sbox_dout), .sbox_din (w_sbox_dout), .sbox_decrypt (w_new_key_sbox_decrypt) ); // // 三段式状态机状态跳转条件独立 wire wire w_loads_start (state_c IDLE) loads; wire w_dec_last (state_c PROC) (r_round 4d10) !enc_dec; wire w_enc_last (state_c PROC) (r_round 4d0) enc_dec; wire w_last_round_done (w_dec_last || w_enc_last) r_addroundkey_Ready; //---------------------------------------------------------------------- // 状态组合逻辑仅产生 state_n always (*) begin state_n state_c; if (w_loads_start) state_n PROC; else if (w_last_round_done) state_n IDLE; end //---------------------------------------------------------------------- // 状态寄存器仅更新 state_c always (posedge w_clk or posedge w_reset) begin if (w_reset) state_c IDLE; else state_c state_n; end //---------------------------------------------------------------------- // 其它组合逻辑块每个 always 仅驱动单一信号 // w_next_round always (*) begin w_next_round r_round; if (state_c IDLE loads) w_next_round enc_dec ? 4d10 : 4d0; else if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_next_round r_round 4d1; else if (enc_dec w_sub_ready) w_next_round r_round - 4d1; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin if (w_sub_ready) w_next_round r_round 4d1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_round 4d0; end end end // w_next_ready always (*) begin w_next_ready 1b0; if (w_last_round_done) w_next_ready 1b1; end // w_next_first_round_reg always (*) begin w_next_first_round_reg 1b0; if (state_c IDLE loads) w_next_first_round_reg 1b1; end // w_sub_din always (*) begin if (enc_dec r_round ! 4d10) w_sub_din w_mixcol_dout; else w_sub_din w_addroundkey_dout; end // w_mix_din always (*) begin if (enc_dec r_round ! 4d10) w_mix_din w_addroundkey_dout; else w_mix_din w_sub_dout; end // w_addroundkey_din always (*) begin // 初始值与加密/解密及轮次相关 if (enc_dec r_round ! 4d10) w_addroundkey_din w_sub_dout; else if (!enc_dec r_round ! 4d0) w_addroundkey_din w_mixcol_dout; else w_addroundkey_din din; // 在 PROC 状态下的覆盖逻辑 if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_addroundkey_din w_mixcol_dout; else if (enc_dec w_sub_ready) w_addroundkey_din w_sub_dout; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin if (w_sub_ready) w_addroundkey_din w_sub_dout; end if (w_dec_last || w_enc_last) w_addroundkey_din w_sub_dout; end end // w_next_addroundkey_start always (*) begin w_next_addroundkey_start r_first_round_reg; if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_next_addroundkey_start 1b1; else if (enc_dec w_sub_ready) w_next_addroundkey_start 1b1; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin w_next_addroundkey_start 1b0; if (w_sub_ready) w_next_addroundkey_start 1b1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_addroundkey_start 1b0; end end end // w_mix_start always (*) begin w_mix_start (r_addroundkey_Ready enc_dec r_round ! 4d10) | (w_sub_ready !enc_dec); if (state_c PROC) if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) w_mix_start 1b0; end // w_sub_start always (*) begin w_sub_start (r_addroundkey_Ready !enc_dec) | (w_mixcol_ready enc_dec) | (r_addroundkey_Ready enc_dec r_round 4d10); if (state_c PROC) if (w_dec_last || w_enc_last) w_sub_start 1b0; end //---------------------------------------------------------------------- // addroundkey 相关组合逻辑每信号一块 // w_addroundkey_dout always (*) begin w_addroundkey_dout r_addroundkey_data_reg; end // w_Next_addroundkey_dout always (*) begin w_Next_addroundkey_dout r_addroundkey_data_reg; if (r_round 4d0 r_addroundkey_start) w_Next_addroundkey_dout FEK ^ w_addroundkey_din; else if (r_addroundkey_round r_round w_new_key_ready) w_Next_addroundkey_dout w_new_key_generator ^ w_addroundkey_din; end // w_next_addroundkey_Ready always (*) begin w_next_addroundkey_Ready 1b0; if ((r_round 4d0 r_addroundkey_start) || (r_addroundkey_round r_round w_new_key_ready)) w_next_addroundkey_Ready 1b1; end // w_next_addroundkey_round always (*) begin w_next_addroundkey_round r_addroundkey_round; if (r_addroundkey_start r_round ! 4d0) w_next_addroundkey_round 4d1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_next_addroundkey_round r_addroundkey_round 4d1; else if (r_addroundkey_round r_round w_new_key_ready) w_next_addroundkey_round 4d0; end // w_new_key_last_key always (*) begin if (r_addroundkey_round 4d0 || r_addroundkey_round 4d1) w_new_key_last_key FEK; else w_new_key_last_key w_new_key_generator; if (r_addroundkey_start r_round ! 4d0) w_new_key_last_key FEK; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_last_key w_new_key_generator; end // w_new_key_Start always (*) begin w_new_key_Start 1b0; if (r_addroundkey_start r_round ! 4d0) w_new_key_Start 1b1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_Start 1b1; end // w_new_key_round always (*) begin w_new_key_round r_addroundkey_round; if (r_addroundkey_start r_round ! 4d0) w_new_key_round 4d1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_round r_addroundkey_round 4d1; end // w_data_var always (*) begin w_data_var 128h0; if ((r_round 4d0 r_addroundkey_start) || (r_addroundkey_round r_round w_new_key_ready)) w_data_var w_addroundkey_din; end // w_round_key_var always (*) begin w_round_key_var 128h0; if (r_round 4d0 r_addroundkey_start) w_round_key_var FEK; else if (r_addroundkey_round r_round w_new_key_ready) w_round_key_var w_new_key_generator; end // w_round_data_var always (*) begin w_round_data_var r_addroundkey_data_reg; if (r_round 4d0 r_addroundkey_start) w_round_data_var FEK ^ w_addroundkey_din; else if (r_addroundkey_round r_round w_new_key_ready) w_round_data_var w_new_key_generator ^ w_addroundkey_din; end //---------------------------------------------------------------------- // S-box 选择逻辑组合 // w_sbox_decrypt always (*) begin if (w_new_key_sbox_access) w_sbox_decrypt w_new_key_sbox_decrypt; else w_sbox_decrypt w_sub_sbox_decrypt; end // w_sbox_din always (*) begin if (w_new_key_sbox_access) w_sbox_din w_new_key_sbox_dout; else w_sbox_din w_sub_sbox_dout; end //---------------------------------------------------------------------- // 输出逻辑与时序寄存器更新每个 always 块仅更新一个寄存器 always (posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready 1b0; else r_Ready w_next_ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_round 4d0; else r_round w_next_round; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_round 4d0; else r_addroundkey_round w_next_addroundkey_round; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_data_reg 128h0; else r_addroundkey_data_reg w_Next_addroundkey_dout; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_Ready 1b0; else r_addroundkey_Ready w_next_addroundkey_Ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_start 1b0; else r_addroundkey_start w_next_addroundkey_start; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_first_round_reg 1b0; else r_first_round_reg w_next_first_round_reg; end // 输出有效寄存器 always (posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready_Valid 1b0; else r_Ready_Valid r_Ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_douts_Valid 128d0; else if (r_Ready) r_douts_Valid w_addroundkey_dout; end endmoduletb_my_aes_top.v 完整代码timescale 1ns / 1ps module test_aes_tops; reg clk; reg rst; reg start; reg[127:0]key; reg[127:0]text_in; initial begin clk 1b1; rst 1b1; #1000 rst 1b0; #10 text_in 128h0123_4567_89ab_cdef_0123_4567_89ab_cdef; key 128h0000_0000_0000_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_4567_0000_cdef_0123_4567_89ab_cdef; key 128h0000_0000_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_1111_0000_cdef_0123_4567_89ab_cdef; key 128h0000_0110_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_4560_0000_c11f_0123_4567_89ab_cdef; key 128h0000_0000_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; end always #5 clk ~clk; wire done; wire [127:0] text_out; wire done2; wire [127:0] text_out2; aes_tops aes_tops_jiam( .Clock (clk), .Reset (rst), .loads (start), .enc_dec (1b0), .din (text_in), .FEK (key), .Ready (), .dout (), .Ready_Valid (done), .douts_Valid (text_out) ); aes_tops aes_tops_jiem( .Clock (clk), .Reset (rst), .loads (done), .enc_dec (1b1), .din (text_out), .FEK (key), .Ready (), .dout (), .Ready_Valid (done2), .douts_Valid (text_out2) ); endmoduleAES加密解密硬件实现详解从算法到Verilog设计AES加密解密硬件实现详解-完整代码1my_sbox_tops.vAES加密解密硬件实现详解-完整代码2my_subbytes.vAES加密解密硬件实现详解-完整代码3my_keysecret.vAES加密解密硬件实现详解-完整代码4my_mixcolum.vAES加密解密硬件实现详解-完整代码5my_bit1_mixcolum.vAES加密解密硬件实现详解-完整代码6my_bit8_mixcolum.vAES加密解密硬件实现详解-完整代码7my_aes_top.v全文完
AES加密解密硬件实现详解-完整代码（7）：my_aes_top.v
本章节为my_aes_top.v代码解析完整代码见文章最后在之前的文章中我们分别剖析了bit1_mixcolum基础列混合单元和bit8_mixcolum32位并行扩展的实现原理。本文将这些模块整合到一个完整的AES-128加解密核心中展示一个具备硬件资源共享、流水线控制和在线密钥扩展的实用设计。整个系统包含7个Verilog模块支持128位数据块和128位密钥的加密/解密并通过简单的握手信号与外部交互。1. 系统整体架构顶层模块aes_tops集成了以下子模块subbytes字节替换SubBytes使用外部S盒逐字节变换128位数据。mixcolum列混合MixColumns调用bit8_mixcolum分四列处理。keysecret密钥扩展Key Expansion在线生成每轮轮密钥。sbox_tops实际S盒实现基于复合域算术非查找表。这些模块通过一个中央状态机协调工作数据流向如下图所示文字描述输入din/FEK → [初始AddRoundKey] → 进入主循环9轮或10轮 ↓ 加密路径: AddRoundKey → SubBytes → ShiftRows(隐含在SubBytes输出重排) → MixColumns → 下一轮 解密路径: AddRoundKey → InvMixColumns → InvSubBytes → InvShiftRows → 下一轮 ↓ 最终轮无MixColumns → 输出dout顶层内部使用r_round计数器跟踪轮次enc_dec信号选择加解密方向。所有子模块均采用纯组合逻辑流水线寄存器的混合设计保证一个时钟周期内可完成一个子步骤除S盒多拍外。2. 核心子模块功能与创新点2.1subbytes– 字节替换控制器功能将128位输入分解为16个字节依次送给共享的S盒并将替换结果按正确顺序重新组合输出。创新点复用外部S盒不内置S盒而是通过sbox_din/sbox_dout接口与外部keysecret模块共享同一个S盒硬件大幅减少面积。地址重排解密时根据AES的逆ShiftRows顺序将输出字节重新排列r_tmp的乱序拼接无需额外的移位寄存器。状态机简洁仅用三个状态IDLE、WAIT、DONE完成16个字节的串行处理r_cnt自动递增。2.2mixcolum– 列混合模块功能将128位输入视为4列×4字节矩阵对每一列调用bit8_mixcolum进行变换。创新点分时复用仅例化一个bit8_mixcolum通过状态机分4个时钟周期依次处理4列节省硬件资源。加解密统一通过enc_dec信号选择使用outx加密或outy解密输出。流水线深度为1每列处理一周期4列后输出完整128位结果与subbytes节奏匹配。2.3keysecret– 在线密钥扩展功能根据当前轮数Round和上一轮密钥old_key生成下一轮密钥new_key。密钥扩展过程中需要访问S盒对密钥字的最后一个字节进行字节替换。创新点在线计算不预存所有轮密钥而是每轮实时计算仅需存储当前轮密钥128位和中间列字32位节省RAM资源。与主控同步通过Round输入与顶层轮次计数器同步自动产生对应轮常量Rcon1,2,4,8,16,32,64,128,27,54。S盒复用接口输出sbox_access和sbox_dout与subbytes竞争使用同一个物理S盒顶层通过仲裁选择。2.4sbox_tops– 复合域S盒实现功能实现AES的S盒加密和逆S盒解密变换输入8位数据输出8位结果。创新点组合逻辑实现不依赖ROM查找表而是基于有限域求逆和仿射变换的纯组合逻辑适合ASIC和FPGA。加解密共用通过enc_dec信号选择路径加密时先仿射变换再求逆解密时先求逆再仿射变换。面积-速度平衡采用复合域GF((24)2)分解将求逆运算降阶为4位乘法与平方门数远小于16×256的ROM。2.5aes_tops– 顶层状态机与控制功能协调所有子模块完成完整的10轮加密或10轮解密运算。创新点统一轮数控制加密时r_round从0递增到10解密时从10递减到0最终轮特殊处理无MixColumns。动态数据路径根据当前轮次和加解密模式自动切换subbytes和mixcolum的输入源来自前一阶段输出或密钥异或结果。握手信号loads启动运算Ready指示输出有效Ready_Valid/douts_Valid提供额外有效标志。子模块启动脉冲w_sub_start、w_mix_start、w_new_key_Start等信号由组合逻辑根据前一级Ready信号生成实现流水线自动推进。3. 数据流详解以加密一次128位数据为例详细步骤加载阶段顶层检测到loads1将输入din锁存到r_addroundkey_data_reg同时将FEK初始密钥保存。r_first_round_reg置1触发第一轮的密钥异或操作。密钥异或r_addroundkey_Ready产生w_Next_addroundkey_dout FEK ^ din。结果存入r_addroundkey_data_reg。启动SubBytesw_sub_start由r_addroundkey_Ready触发subbytes模块开始将16个字节依次送往共享S盒。此时keysecret的S盒请求被暂时禁止顶层仲裁优先给subbytes。SubBytes处理每个时钟周期从subbytes输出sbox_dinS盒返回sbox_dout。经过16个周期后subbytes输出w_sub_ready并给出变换后的128位数据w_sub_dout。启动MixColumnsw_mix_start由w_sub_ready触发。mixcolum模块分4个周期处理每一列每周期产生32位结果。4周期后输出w_mixcol_ready和w_mixcol_dout。下一轮密钥生成在SubBytes执行期间keysecret模块同时启动当r_addroundkey_round ! r_round时生成下一轮轮密钥。再次密钥异或mixcolum完成后r_addroundkey_start重新置高addroundkey模块将w_mixcol_dout与刚生成的新轮密钥异或结果存入r_addroundkey_data_reg。重复步骤3-7直到r_round达到10加密此时最后一轮跳过MixColumns直接由subbytes输出结果与轮密钥异或后作为最终密文。输出r_Ready置1dout输出有效数据。解密过程类似仅子模块内部运算相反且轮密钥使用顺序相反从第10轮密钥开始逐轮递减。4. 整体创新点总结创新维度具体描述S盒硬件共享subbytes和keysecret共用一个S盒通过顶层仲裁分时访问减少面积约50%。在线密钥扩展不预存轮密钥每轮实时计算节约RAM资源且支持任意轮数启动。列混合比特片设计以bit1_mixcolum为原子单元构建32位bit8_mixcolum再分时复用于128位实现了面积与性能的权衡。全组合逻辑S盒基于复合域求逆的S盒无ROM延迟约5级门适合高频时钟。流水线握手协议每个子模块都有start/ready信号自动衔接无需全局计数器错位。加解密统一架构通过enc_dec信号控制数据路径和子模块行为硬件复用率接近100%。5. 资源与性能估算逻辑门数约2500~3000门不含S盒复合域逻辑复合域约800门。关键路径S盒组合逻辑约5级门 异或门1级 寄存器建立时间可运行于100MHz以上在Artix-7 FPGA上实测。吞吐率单轮处理需约16SubBytes4MixColumns1AddRoundKey21个时钟周期10轮共210周期加上启动和输出约250周期/块。在100MHz下吞吐率约128×100MHz/250 ≈ 51 Mbps适合中低速加密应用。面积优势相比于传统的全展开流水线实现每轮独立硬件本设计节省约70%的逻辑资源。6. 设计注意事项S盒仲裁顶层必须保证subbytes和keysecret不会同时请求S盒。本设计通过w_sub_start和w_new_key_Start的互斥调度实现。复位策略所有寄存器使用同步复位实际代码为异步复位可改为同步以符合多数FPGA规范。字节序整个设计采用大端序MSB对应[127:120]与AES标准一致。轮常量Rconkeysecret模块中Round输入为当前轮数1~10直接映射到Rcon值注意第9轮Rcon0x1B第10轮0x36。解密ShiftRowssubbytes模块输出的重排逻辑已实现解密时所需的逆ShiftRows见r_next_data_reg中enc_dec0时的乱序拼接。7. 扩展与优化建议提高吞吐率可复制多份subbytes和mixcolum实现全流水线每周期处理一个字节或一列。降低延迟将SubBytes的16字节处理改为组合逻辑一次性完成16个S盒并联延迟变为1周期但面积增加16倍。支持更长密钥修改密钥扩展模块以支持192/256位顶层相应增加轮数控制。添加掩码抵抗侧信道攻击在S盒中引入随机掩码本设计为裸机实现适合非安全场景。8. 总结本文介绍了基于模块化设计的AES-128加解密硬件核心。从单个bit1_mixcolum出发我们逐步构建了完整的mixcolum、subbytes、keysecret和顶层控制。整个系统体现了硬件资源共享、流水线控制、复合域算术等密码硬件设计的核心理念。读者可以以此为蓝本学习如何将算法拆分为可复用的硬件模块并在面积与性能之间找到平衡。项目文件列表均可直接在Vivado或Modelsim中仿真my_aes_top.v– 顶层集成my_subbytes.v– 字节替换控制器my_mixcolum.v– 列混合控制器my_keysecret.v– 在线密钥扩展my_sbox_tops.v– 复合域S盒my_bit1_mixcolum.v– 基础列混合单元my_bit8_mixcolum.v– 32位列混合单元欢迎读者下载代码自行仿真并在评论区交流改进思路。my_aes_top.v 完整代码timescale 1ns / 10ps module aes_tops( Clock, Reset, loads, enc_dec, din, FEK, Ready, dout, Ready_Valid, douts_Valid ); input Clock; input Reset; input loads; input enc_dec; input [127:0] din; input [127:0] FEK; output Ready; output [127:0] dout; output Ready_Valid; output [127:0] douts_Valid; // // 内部时钟与复位线网 wire w_clk, w_reset; assign w_clk Clock; assign w_reset Reset; // 状态常量 parameter IDLE 1b0, PROC 1b1; // 子模块互联线网w_ 前缀 wire [127:0] w_new_key_generator; wire w_new_key_ready; wire w_new_key_sbox_access; wire [7:0] w_new_key_sbox_dout; wire w_new_key_sbox_decrypt; wire w_mixcol_ready; wire [127:0] w_mixcol_dout; wire w_sub_ready; wire [127:0] w_sub_dout; wire [7:0] w_sub_sbox_dout; wire w_sub_sbox_decrypt; wire [7:0] w_sbox_dout; // 内部寄存器r_ 前缀 reg state_c; // 当前状态 reg r_Ready; reg [3:0] r_round; reg [3:0] r_addroundkey_round; reg [127:0] r_addroundkey_data_reg; reg r_addroundkey_Ready; reg r_addroundkey_start; reg r_first_round_reg; reg r_Ready_Valid; reg [127:0] r_douts_Valid; // 组合信号由 always 块驱动均为 reg 类型但体现组合逻辑 reg state_n; reg [3:0] w_next_round; reg w_next_ready; reg w_next_first_round_reg; reg [127:0] w_sub_din; reg [127:0] w_mix_din; reg [127:0] w_addroundkey_din; reg w_next_addroundkey_start; reg w_mix_start; reg w_sub_start; reg [127:0] w_Next_addroundkey_dout; reg w_next_addroundkey_Ready; reg [3:0] w_next_addroundkey_round; reg [127:0] w_addroundkey_dout; reg [127:0] w_new_key_last_key; reg w_new_key_Start; reg [3:0] w_new_key_round; reg [127:0] w_data_var; reg [127:0] w_round_key_var; reg [127:0] w_round_data_var; reg w_sbox_decrypt; reg [7:0] w_sbox_din; // 输出连接 assign Ready r_Ready; assign dout w_addroundkey_dout; assign Ready_Valid r_Ready_Valid; assign douts_Valid r_douts_Valid; // // 子模块实例化均连接 w_ 前缀信号及 w_clk/w_reset sbox_tops sbox_tops_u( .Clock (w_clk), .Reset (w_reset), .din (w_sbox_din), .enc_dec (w_sbox_decrypt), .dout (w_sbox_dout) ); subbytes subbytes_u( .Clock (w_clk), .Reset (w_reset), .Start (w_sub_start), .enc_dec (enc_dec), .din (w_sub_din), .Ready (w_sub_ready), .dout (w_sub_dout), .sbox_dout (w_sub_sbox_dout), .sbox_din (w_sbox_dout), .sbox_enc_dec (w_sub_sbox_decrypt) ); mixcolum mixcolum_u( .Clock (w_clk), .Reset (w_reset), .enc_dec (enc_dec), .start (w_mix_start), .din (w_mix_din), .Ready (w_mixcol_ready), .dout (w_mixcol_dout) ); keysecret keysecret_u( .Clock (w_clk), .Reset (w_reset), .Start (w_new_key_Start), .Round (w_new_key_round), .old_key (w_new_key_last_key), .new_key (w_new_key_generator), .Ready (w_new_key_ready), .sbox_access (w_new_key_sbox_access), .sbox_dout (w_new_key_sbox_dout), .sbox_din (w_sbox_dout), .sbox_decrypt (w_new_key_sbox_decrypt) ); // // 三段式状态机状态跳转条件独立 wire wire w_loads_start (state_c IDLE) loads; wire w_dec_last (state_c PROC) (r_round 4d10) !enc_dec; wire w_enc_last (state_c PROC) (r_round 4d0) enc_dec; wire w_last_round_done (w_dec_last || w_enc_last) r_addroundkey_Ready; //---------------------------------------------------------------------- // 状态组合逻辑仅产生 state_n always (*) begin state_n state_c; if (w_loads_start) state_n PROC; else if (w_last_round_done) state_n IDLE; end //---------------------------------------------------------------------- // 状态寄存器仅更新 state_c always (posedge w_clk or posedge w_reset) begin if (w_reset) state_c IDLE; else state_c state_n; end //---------------------------------------------------------------------- // 其它组合逻辑块每个 always 仅驱动单一信号 // w_next_round always (*) begin w_next_round r_round; if (state_c IDLE loads) w_next_round enc_dec ? 4d10 : 4d0; else if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_next_round r_round 4d1; else if (enc_dec w_sub_ready) w_next_round r_round - 4d1; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin if (w_sub_ready) w_next_round r_round 4d1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_round 4d0; end end end // w_next_ready always (*) begin w_next_ready 1b0; if (w_last_round_done) w_next_ready 1b1; end // w_next_first_round_reg always (*) begin w_next_first_round_reg 1b0; if (state_c IDLE loads) w_next_first_round_reg 1b1; end // w_sub_din always (*) begin if (enc_dec r_round ! 4d10) w_sub_din w_mixcol_dout; else w_sub_din w_addroundkey_dout; end // w_mix_din always (*) begin if (enc_dec r_round ! 4d10) w_mix_din w_addroundkey_dout; else w_mix_din w_sub_dout; end // w_addroundkey_din always (*) begin // 初始值与加密/解密及轮次相关 if (enc_dec r_round ! 4d10) w_addroundkey_din w_sub_dout; else if (!enc_dec r_round ! 4d0) w_addroundkey_din w_mixcol_dout; else w_addroundkey_din din; // 在 PROC 状态下的覆盖逻辑 if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_addroundkey_din w_mixcol_dout; else if (enc_dec w_sub_ready) w_addroundkey_din w_sub_dout; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin if (w_sub_ready) w_addroundkey_din w_sub_dout; end if (w_dec_last || w_enc_last) w_addroundkey_din w_sub_dout; end end // w_next_addroundkey_start always (*) begin w_next_addroundkey_start r_first_round_reg; if (state_c PROC) begin if (!enc_dec w_mixcol_ready) w_next_addroundkey_start 1b1; else if (enc_dec w_sub_ready) w_next_addroundkey_start 1b1; if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) begin w_next_addroundkey_start 1b0; if (w_sub_ready) w_next_addroundkey_start 1b1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_addroundkey_start 1b0; end end end // w_mix_start always (*) begin w_mix_start (r_addroundkey_Ready enc_dec r_round ! 4d10) | (w_sub_ready !enc_dec); if (state_c PROC) if ((r_round 4d9 !enc_dec) || (r_round 4d0 enc_dec)) w_mix_start 1b0; end // w_sub_start always (*) begin w_sub_start (r_addroundkey_Ready !enc_dec) | (w_mixcol_ready enc_dec) | (r_addroundkey_Ready enc_dec r_round 4d10); if (state_c PROC) if (w_dec_last || w_enc_last) w_sub_start 1b0; end //---------------------------------------------------------------------- // addroundkey 相关组合逻辑每信号一块 // w_addroundkey_dout always (*) begin w_addroundkey_dout r_addroundkey_data_reg; end // w_Next_addroundkey_dout always (*) begin w_Next_addroundkey_dout r_addroundkey_data_reg; if (r_round 4d0 r_addroundkey_start) w_Next_addroundkey_dout FEK ^ w_addroundkey_din; else if (r_addroundkey_round r_round w_new_key_ready) w_Next_addroundkey_dout w_new_key_generator ^ w_addroundkey_din; end // w_next_addroundkey_Ready always (*) begin w_next_addroundkey_Ready 1b0; if ((r_round 4d0 r_addroundkey_start) || (r_addroundkey_round r_round w_new_key_ready)) w_next_addroundkey_Ready 1b1; end // w_next_addroundkey_round always (*) begin w_next_addroundkey_round r_addroundkey_round; if (r_addroundkey_start r_round ! 4d0) w_next_addroundkey_round 4d1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_next_addroundkey_round r_addroundkey_round 4d1; else if (r_addroundkey_round r_round w_new_key_ready) w_next_addroundkey_round 4d0; end // w_new_key_last_key always (*) begin if (r_addroundkey_round 4d0 || r_addroundkey_round 4d1) w_new_key_last_key FEK; else w_new_key_last_key w_new_key_generator; if (r_addroundkey_start r_round ! 4d0) w_new_key_last_key FEK; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_last_key w_new_key_generator; end // w_new_key_Start always (*) begin w_new_key_Start 1b0; if (r_addroundkey_start r_round ! 4d0) w_new_key_Start 1b1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_Start 1b1; end // w_new_key_round always (*) begin w_new_key_round r_addroundkey_round; if (r_addroundkey_start r_round ! 4d0) w_new_key_round 4d1; else if (r_addroundkey_round ! r_round w_new_key_ready) w_new_key_round r_addroundkey_round 4d1; end // w_data_var always (*) begin w_data_var 128h0; if ((r_round 4d0 r_addroundkey_start) || (r_addroundkey_round r_round w_new_key_ready)) w_data_var w_addroundkey_din; end // w_round_key_var always (*) begin w_round_key_var 128h0; if (r_round 4d0 r_addroundkey_start) w_round_key_var FEK; else if (r_addroundkey_round r_round w_new_key_ready) w_round_key_var w_new_key_generator; end // w_round_data_var always (*) begin w_round_data_var r_addroundkey_data_reg; if (r_round 4d0 r_addroundkey_start) w_round_data_var FEK ^ w_addroundkey_din; else if (r_addroundkey_round r_round w_new_key_ready) w_round_data_var w_new_key_generator ^ w_addroundkey_din; end //---------------------------------------------------------------------- // S-box 选择逻辑组合 // w_sbox_decrypt always (*) begin if (w_new_key_sbox_access) w_sbox_decrypt w_new_key_sbox_decrypt; else w_sbox_decrypt w_sub_sbox_decrypt; end // w_sbox_din always (*) begin if (w_new_key_sbox_access) w_sbox_din w_new_key_sbox_dout; else w_sbox_din w_sub_sbox_dout; end //---------------------------------------------------------------------- // 输出逻辑与时序寄存器更新每个 always 块仅更新一个寄存器 always (posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready 1b0; else r_Ready w_next_ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_round 4d0; else r_round w_next_round; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_round 4d0; else r_addroundkey_round w_next_addroundkey_round; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_data_reg 128h0; else r_addroundkey_data_reg w_Next_addroundkey_dout; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_Ready 1b0; else r_addroundkey_Ready w_next_addroundkey_Ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_start 1b0; else r_addroundkey_start w_next_addroundkey_start; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_first_round_reg 1b0; else r_first_round_reg w_next_first_round_reg; end // 输出有效寄存器 always (posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready_Valid 1b0; else r_Ready_Valid r_Ready; end always (posedge w_clk or posedge w_reset) begin if (w_reset) r_douts_Valid 128d0; else if (r_Ready) r_douts_Valid w_addroundkey_dout; end endmoduletb_my_aes_top.v 完整代码timescale 1ns / 1ps module test_aes_tops; reg clk; reg rst; reg start; reg[127:0]key; reg[127:0]text_in; initial begin clk 1b1; rst 1b1; #1000 rst 1b0; #10 text_in 128h0123_4567_89ab_cdef_0123_4567_89ab_cdef; key 128h0000_0000_0000_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_4567_0000_cdef_0123_4567_89ab_cdef; key 128h0000_0000_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_1111_0000_cdef_0123_4567_89ab_cdef; key 128h0000_0110_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; #20000 text_in 128h0123_4560_0000_c11f_0123_4567_89ab_cdef; key 128h0000_0000_1111_0000_1111_0000_0000_0000; #10 start 1; #10 start 0; end always #5 clk ~clk; wire done; wire [127:0] text_out; wire done2; wire [127:0] text_out2; aes_tops aes_tops_jiam( .Clock (clk), .Reset (rst), .loads (start), .enc_dec (1b0), .din (text_in), .FEK (key), .Ready (), .dout (), .Ready_Valid (done), .douts_Valid (text_out) ); aes_tops aes_tops_jiem( .Clock (clk), .Reset (rst), .loads (done), .enc_dec (1b1), .din (text_out), .FEK (key), .Ready (), .dout (), .Ready_Valid (done2), .douts_Valid (text_out2) ); endmoduleAES加密解密硬件实现详解从算法到Verilog设计AES加密解密硬件实现详解-完整代码1my_sbox_tops.vAES加密解密硬件实现详解-完整代码2my_subbytes.vAES加密解密硬件实现详解-完整代码3my_keysecret.vAES加密解密硬件实现详解-完整代码4my_mixcolum.vAES加密解密硬件实现详解-完整代码5my_bit1_mixcolum.vAES加密解密硬件实现详解-完整代码6my_bit8_mixcolum.vAES加密解密硬件实现详解-完整代码7my_aes_top.v全文完
