1. 引言在数字通信、雷达信号处理、图像处理等众多领域中复数乘法是最基础也是最频繁的操作之一。例如在FFT蝶形运算、数字下变频DDC、自适应滤波等模块中复数乘法的速度和资源效率直接决定了整个系统的性能。FPGA实现复数乘法通常有三种方法直接用*运算符消耗大量LUT和DSP块手动展开为(abi)(cdi) (ac-bd) (adbc)i并调用DSP原语利用Xilinx IP核——Complex Multiplier复数乘法器。本文分享一个基于Xilinxcmpy_0IP核的复数乘法器顶层模块将12位有符号数扩展为16位并正确提取48位乘积的实部与虚部。同时给出完整的Testbench帮助读者快速上手。2. 功能点概述端口名方向位宽说明i_clkinput1时钟信号i_rstinput1高有效异步复位i_a, i_binput12 (signed)复数 A a bj 的实部 a 与虚部 bi_c, i_dinput12 (signed)复数 B c dj 的实部 c 与虚部 do_Routput24 (signed)乘积的实部 Re ac - bdo_Ioutput24 (signed)乘积的虚部 Im ad bc核心计算(A) * (B) (a b·j) * (c d·j) (ac - bd) (ad bc)·j模块特点输入为12位有符号数IP核要求16位对齐内部自动进行符号扩展补高位0。输出为24位有符号结果保证中间计算不溢出12位×12位最大24位。所有输入输出均采用signed类型综合工具自动实现有符号运算。3. 创新点与设计技巧3.1 巧妙的数据位宽扩展Xilinx的复数乘法器IP核输入要求实部、虚部分别为16位有符号数。而我们的输入只有12位如果在顶层模块外部手动扩展会增加代码量。本设计在IP核实例化时直接使用拼接操作.s_axis_a_tdata({4b0000, i_b, 4b0000, i_a})将 i_b虚部和 i_a实部各补充4个高位0组成32位数据[15:0]为虚部[31:16]为实部。这种方法简洁高效不产生额外寄存器。3.2 输出结果的精准提取IP核输出m_axis_dout_tdata为79位总线其内部包含实部和虚部以及可能的溢出标志。根据IP核配置输出取整、舍入模式等本设计中实部位于[23:0]虚部位于[63:40]。直接通过assign拆分无需缓存或打拍延迟为组合逻辑。3.3 复位极性无痛转换模块对外提供高有效异步复位与大多数用户设计习惯一致而IP核的aresetn是低有效。在实例化端口处直接用取反操作~i_rst连接既清晰又节省一个反相器。3.4 极简Testbench与快速验证Testbench中提供了固定的测试向量A 100 40jB 50 60j。手动计算乘积实部 100*50 - 40*60 5000 - 2400 2600 虚部 100*60 40*50 6000 2000 8000仿真结果应与上述值一致便于读者快速判断设计是否正确。4. 代码详解4.1 顶层模块topsMY_TOPS.Vtimescale 1ns / 1ps module tops ( input i_clk, input i_rst, input signed [11:0] i_a, input signed [11:0] i_b, input signed [11:0] i_c, input signed [11:0] i_d, output signed [23:0] o_R, output signed [23:0] o_I ); // // Wire declarations (w_) // wire [79:0] w_m_axis_dout_tdata; // // Assign statements // assign o_R w_m_axis_dout_tdata[23:0]; assign o_I w_m_axis_dout_tdata[63:40]; // // Module instantiations // cmpy_0 cmpy_u ( .aclk (i_clk), .aresetn (~i_rst), // 复位极性转换 .s_axis_a_tvalid (1b1), .s_axis_a_tdata ({4b0000, i_b, 4b0000, i_a}), .s_axis_b_tvalid (1b1), .s_axis_b_tdata ({4b0000, i_d, 4b0000, i_c}), .m_axis_dout_tvalid (), .m_axis_dout_tdata (w_m_axis_dout_tdata) ); endmodule代码解读w_m_axis_dout_tdata为IP核输出的79位数据总线。由于输入端tvalid始终为高电平数据连续有效不需要握手逻辑。输出m_axis_dout_tvalid悬空仅需关注数据总线。4.2 仿真Testbenchtb.Vtimescale 1ns / 1ps module test_tops; reg i_clk; reg i_rst; reg signed[11:0] i_a,i_b; reg signed[11:0] i_c,i_d; wire signed[23:0] o_R; wire signed[23:0] o_I; tops tops_u ( .i_clk (i_clk), .i_rst (i_rst), .i_a (i_a), .i_b (i_b), .i_c (i_c), .i_d (i_d), .o_R (o_R), .o_I (o_I) ); initial begin i_clk 1b1; i_rst 1b1; // 开始复位 #100 i_rst 1b0; // 释放复位 end initial begin i_a 12d100; i_b 12d40; i_c 12d50; i_d 12d60; end always #5 i_clk ~i_clk; endmodule仿真步骤复位100ns后释放IP核内部状态机初始化。输入测试数据稳定不变。经过IP核若干时钟周期延迟通常为3~5个周期输出o_R和o_I将稳定为预期值。5. 仿真结果与验证使用Vivado Simulator或其他工具运行Testbench得到波形信号数值十进制说明i_a, i_b100, 40复数 Ai_c, i_d50, 60复数 Bo_R2600乘积实部o_I8000乘积虚部手动验算100*50 - 40*60 2600✅100*60 40*50 8000✅注意事项若输出结果与预期不符检查IP核配置是否设置为有符号、输出位宽是否正确。可修改Testbench中的输入测试负数情况例如i_a -100观察输出是否正确。6. 如何使用该设计生成IP核在Vivado IP Catalog中搜索Complex Multipliercmpy配置如下输入/输出均为有符号数实部、虚部位宽16位因为输入12位扩展后为16位输出位宽24位1212其他选项保持默认添加源码将MY_TOPS.V和tb.V添加到工程中顶层设置为tops。运行仿真直接运行行为仿真观察o_R和o_I是否符合预期。综合实现由于调用了IP核综合工具会自动生成DSP48宏资源消耗极低。7. 总结本文介绍了一个简洁高效的FPGA复数乘法器模块利用Xilinx官方IP核通过巧妙的位扩展和数据提取方法实现了12位有符号复数的乘法运算。创新点在于使用拼接操作一次性完成位宽扩展高有效复位与IP核低有效复位的直接转换清晰简洁的输出拆分。该设计可直接用于需要复数乘法加速的各类项目中也适合FPGA初学者学习IP核例化及Verilog编码规范。读者可根据自己的需求调整输入输出位宽并扩展为流水线或多通道版本。附完整代码文件MY_TOPS.V– 顶层模块tb.V– 测试激励直接复制保存即可在Vivado中运行。如有疑问欢迎留言讨论
FPGA实战（12）：FPGA实现复数乘法器：基于Xilinx IP核的高效设计（附源码）
1. 引言在数字通信、雷达信号处理、图像处理等众多领域中复数乘法是最基础也是最频繁的操作之一。例如在FFT蝶形运算、数字下变频DDC、自适应滤波等模块中复数乘法的速度和资源效率直接决定了整个系统的性能。FPGA实现复数乘法通常有三种方法直接用*运算符消耗大量LUT和DSP块手动展开为(abi)(cdi) (ac-bd) (adbc)i并调用DSP原语利用Xilinx IP核——Complex Multiplier复数乘法器。本文分享一个基于Xilinxcmpy_0IP核的复数乘法器顶层模块将12位有符号数扩展为16位并正确提取48位乘积的实部与虚部。同时给出完整的Testbench帮助读者快速上手。2. 功能点概述端口名方向位宽说明i_clkinput1时钟信号i_rstinput1高有效异步复位i_a, i_binput12 (signed)复数 A a bj 的实部 a 与虚部 bi_c, i_dinput12 (signed)复数 B c dj 的实部 c 与虚部 do_Routput24 (signed)乘积的实部 Re ac - bdo_Ioutput24 (signed)乘积的虚部 Im ad bc核心计算(A) * (B) (a b·j) * (c d·j) (ac - bd) (ad bc)·j模块特点输入为12位有符号数IP核要求16位对齐内部自动进行符号扩展补高位0。输出为24位有符号结果保证中间计算不溢出12位×12位最大24位。所有输入输出均采用signed类型综合工具自动实现有符号运算。3. 创新点与设计技巧3.1 巧妙的数据位宽扩展Xilinx的复数乘法器IP核输入要求实部、虚部分别为16位有符号数。而我们的输入只有12位如果在顶层模块外部手动扩展会增加代码量。本设计在IP核实例化时直接使用拼接操作.s_axis_a_tdata({4b0000, i_b, 4b0000, i_a})将 i_b虚部和 i_a实部各补充4个高位0组成32位数据[15:0]为虚部[31:16]为实部。这种方法简洁高效不产生额外寄存器。3.2 输出结果的精准提取IP核输出m_axis_dout_tdata为79位总线其内部包含实部和虚部以及可能的溢出标志。根据IP核配置输出取整、舍入模式等本设计中实部位于[23:0]虚部位于[63:40]。直接通过assign拆分无需缓存或打拍延迟为组合逻辑。3.3 复位极性无痛转换模块对外提供高有效异步复位与大多数用户设计习惯一致而IP核的aresetn是低有效。在实例化端口处直接用取反操作~i_rst连接既清晰又节省一个反相器。3.4 极简Testbench与快速验证Testbench中提供了固定的测试向量A 100 40jB 50 60j。手动计算乘积实部 100*50 - 40*60 5000 - 2400 2600 虚部 100*60 40*50 6000 2000 8000仿真结果应与上述值一致便于读者快速判断设计是否正确。4. 代码详解4.1 顶层模块topsMY_TOPS.Vtimescale 1ns / 1ps module tops ( input i_clk, input i_rst, input signed [11:0] i_a, input signed [11:0] i_b, input signed [11:0] i_c, input signed [11:0] i_d, output signed [23:0] o_R, output signed [23:0] o_I ); // // Wire declarations (w_) // wire [79:0] w_m_axis_dout_tdata; // // Assign statements // assign o_R w_m_axis_dout_tdata[23:0]; assign o_I w_m_axis_dout_tdata[63:40]; // // Module instantiations // cmpy_0 cmpy_u ( .aclk (i_clk), .aresetn (~i_rst), // 复位极性转换 .s_axis_a_tvalid (1b1), .s_axis_a_tdata ({4b0000, i_b, 4b0000, i_a}), .s_axis_b_tvalid (1b1), .s_axis_b_tdata ({4b0000, i_d, 4b0000, i_c}), .m_axis_dout_tvalid (), .m_axis_dout_tdata (w_m_axis_dout_tdata) ); endmodule代码解读w_m_axis_dout_tdata为IP核输出的79位数据总线。由于输入端tvalid始终为高电平数据连续有效不需要握手逻辑。输出m_axis_dout_tvalid悬空仅需关注数据总线。4.2 仿真Testbenchtb.Vtimescale 1ns / 1ps module test_tops; reg i_clk; reg i_rst; reg signed[11:0] i_a,i_b; reg signed[11:0] i_c,i_d; wire signed[23:0] o_R; wire signed[23:0] o_I; tops tops_u ( .i_clk (i_clk), .i_rst (i_rst), .i_a (i_a), .i_b (i_b), .i_c (i_c), .i_d (i_d), .o_R (o_R), .o_I (o_I) ); initial begin i_clk 1b1; i_rst 1b1; // 开始复位 #100 i_rst 1b0; // 释放复位 end initial begin i_a 12d100; i_b 12d40; i_c 12d50; i_d 12d60; end always #5 i_clk ~i_clk; endmodule仿真步骤复位100ns后释放IP核内部状态机初始化。输入测试数据稳定不变。经过IP核若干时钟周期延迟通常为3~5个周期输出o_R和o_I将稳定为预期值。5. 仿真结果与验证使用Vivado Simulator或其他工具运行Testbench得到波形信号数值十进制说明i_a, i_b100, 40复数 Ai_c, i_d50, 60复数 Bo_R2600乘积实部o_I8000乘积虚部手动验算100*50 - 40*60 2600✅100*60 40*50 8000✅注意事项若输出结果与预期不符检查IP核配置是否设置为有符号、输出位宽是否正确。可修改Testbench中的输入测试负数情况例如i_a -100观察输出是否正确。6. 如何使用该设计生成IP核在Vivado IP Catalog中搜索Complex Multipliercmpy配置如下输入/输出均为有符号数实部、虚部位宽16位因为输入12位扩展后为16位输出位宽24位1212其他选项保持默认添加源码将MY_TOPS.V和tb.V添加到工程中顶层设置为tops。运行仿真直接运行行为仿真观察o_R和o_I是否符合预期。综合实现由于调用了IP核综合工具会自动生成DSP48宏资源消耗极低。7. 总结本文介绍了一个简洁高效的FPGA复数乘法器模块利用Xilinx官方IP核通过巧妙的位扩展和数据提取方法实现了12位有符号复数的乘法运算。创新点在于使用拼接操作一次性完成位宽扩展高有效复位与IP核低有效复位的直接转换清晰简洁的输出拆分。该设计可直接用于需要复数乘法加速的各类项目中也适合FPGA初学者学习IP核例化及Verilog编码规范。读者可根据自己的需求调整输入输出位宽并扩展为流水线或多通道版本。附完整代码文件MY_TOPS.V– 顶层模块tb.V– 测试激励直接复制保存即可在Vivado中运行。如有疑问欢迎留言讨论
