1. 总线仲裁多主设备共享总线的“交通规则”在嵌入式系统里MCU微控制器单元就像一座城市的管理中心而外部总线则是连接城市各个区域如内存、外设的主干道。当只有一个“司机”MCU时道路通行自然顺畅。但现实系统往往更复杂可能会有多个“司机”需要同时使用这条主干道比如一个负责高速数据搬运的DMA控制器或者另一个协处理器。如果大家都想同时开车上路必然会造成拥堵甚至撞车。总线仲裁机制就是为这条“主干道”设立的一套精密、公平的“交通规则”和“交警系统”确保在任何时刻只有一个设备能获得总线的控制权成为总线主设备从而安全、有序地完成数据传输。这套规则的核心围绕三个关键信号展开BRBus Request总线请求、BGBus Grant总线授权和BGACKBus Grant Acknowledge总线授权确认。我们可以把它想象成一个严谨的接力棒交接仪式。当外部设备比如DMA控制器需要成为总线主设备时它会举起手发出请求——即断言AssertBR信号通常为低电平有效。MCU作为当前的总线主设备并不会立刻交出控制权它必须完成手头正在进行的“当前操作数传输”。这确保了任何一笔数据传输的原子性和完整性不会在半途被打断这是保证系统稳定性的基石。当MCU完成当前传输后它才会举起“授权”的旗帜——断言BG信号意思是“我准备交棒了下一个谁要”但此时总线控制权并未立即转移。真正的交接发生在请求设备断言BGACK信号的那一刻。这个设备在确认自己成为下一个主设备后可能经过外部优先级仲裁逻辑才会发出BGACK。MCU在检测到BGACK有效后才会真正释放对地址、数据和控制总线的驱动使其进入高阻态完成控制权的让渡。这个“请求-授权-确认”的三段式握手协议是Motorola 68K系列等经典MCU总线仲裁的典型实现它通过明确的时序和状态转换避免了控制权争夺中的冲突。这里有一个至关重要的细节也是新手容易忽略的“坑”总线释放的时机。手册中明确指出如果当前传输是一个需要多个总线周期才能完成的“长操作”例如一次32位数据的读取可能需要两个16位总线周期那么MCU会坚持到整个传输彻底完成由SIZ[1:0]和DSACK[1:0]信号决定最后一个周期后才会发出BG信号。同时如果RMCRead-Modify-Write Cycle读-修改-写周期信号被断言表明MCU正在进行一个不可分割的原子操作如信号量测试与设置那么BG信号也不会被断言。这意味着在设计使用总线主设备如DMA的系统时必须充分考虑MCU可能“霸占”总线较长时间的情况否则DMA的实时性将无法保证。一个常见的优化策略是将需要长周期访问的存储器如低速Flash配置在不需要与DMA激烈竞争总线的场景下或者使用片内SRAM作为DMA缓冲区以减少总线占用。另一个关键点是外部仲裁网络。MCU只负责发出BG信号但具体哪个请求设备获得这个授权可以由外部电路决定。常见的有两种方式菊花链Daisy-Chain和独立优先级编码Priority-Encoded。菊花链将BG信号从一个设备传递到下一个优先级由物理位置决定离MCU近的设备优先级高。这种方式电路简单但优先级固定且一个设备的故障可能影响链路上的后续设备。优先级编码网络则更灵活允许通过编码器动态分配优先级。MCU并不关心外部具体采用哪种方式它只要求外部电路遵守“在设备获得授权并断言BGACK后必须撤销自己的BR请求”这一协议。如果BR在BGACK后依然保持有效MCU会认为有新的请求在排队从而准备发起新一轮仲裁。注意在调试涉及总线仲裁的系统时如果发现DMA传输异常或随机失败一个必须检查的点就是BGACK信号的时序。务必用示波器或逻辑分析仪确认BGACK是否在MCU发出BG之后、且在合理的时间窗口内被断言。过早或过晚的BGACK都可能导致总线状态机混乱。同时要确保所有潜在的总线主设备的BR输出是“线或”Wired-OR连接即任何设备拉低BR线都能被MCU识别。1.1 总线仲裁状态机隐藏在硬件深处的逻辑核心上述的握手流程并非松散组合而是由一个硬件状态机精确控制的。图5-37的总线仲裁状态图State Diagram揭示了其内部运作的奥秘。理解这个状态机是进行深度调试和优化的关键。状态机围绕几个内部信号运转同步后的总线请求R、总线授权确认A、总线授权输出G和三态控制信号T。状态0S0是常态此时MCU是总线主设备G和T均无效。当检测到有效的R外部BR请求已同步且当前没有总线周期进行B信号表示时状态机离开S0。其核心状态转移逻辑可以概括为从请求到授权S0 - S2/S3当有总线请求R有效且总线空闲无B时MCU进入授权准备状态最终在S2或S3状态在时钟下降沿使BG信号有效G断言。等待确认S2/S3 - S5发出BG后状态机进入等待状态S5直到外部设备断言BGACKA有效。此时MCU会控制T信号有效准备在下一个合适时机将总线驱动置为高阻态。控制权移交S5 - S6一旦A有效状态转移到S6MCU正式释放总线地址、数据、控制线变为高阻外部设备成为主设备。控制权收回当外部设备完成传输并撤销BGACKA无效后如果此时没有新的总线请求R无效状态机回到S0MCU重新接管总线。如果R仍然有效则可能直接开始新一轮仲裁。这个状态机的一个关键设计是内部同步。外部异步输入的BR和BGACK信号会在最多两个CLKOUT周期内被同步到系统时钟域。这消除了亚稳态的风险但同时也引入了最多两个时钟周期的响应延迟。在计算最坏情况下的总线切换时间时必须将这个同步延迟考虑在内。实操心得阅读状态图时不要被那些状态编码和转移条件吓到。抓住核心R请求、A确认、B忙这三个输入以及G授权、T释放这两个输出。用逻辑分析仪抓取BR、BG、BGACK和关键地址/数据线的波形然后对照状态图和时间参数表在电气特性附录中是定位仲裁相关硬件问题的最有效方法。例如如果看到BG发出后BGACK迟迟没有回应就要检查外部仲裁逻辑或请求设备是否正常工作。1.2 总线仲裁期间的引脚状态高阻态的世界当外部设备成为总线主设备时MCU的许多引脚会改变状态以避免总线冲突。表5-6清晰地列出了这一变化。对于工程师来说这张表是设计外部主设备电路时必须遵循的“宪法”。最关键的变化是MCU输出的总线信号全部进入高阻态High-Impedance State。这包括地址总线ADDR[23:0]数据总线DATA[15:0]方向取决于R/W但此时MCU端驱动关闭控制信号AS地址选通、DS数据选通、R/W读/写、SIZ[1:0]传输尺寸、RMC读-修改-写周期、FC[2:0]功能码等。这意味着外部主设备必须自己驱动这些信号来完成读写作。它需要自己生成目标地址、置位AS/DS、控制R/W方向并按照MCU的总线协议来操作其他设备。此时MCU的这些引脚就像一个“旁观者”其内部电路与外部总线电气隔离。而一些输入信号如BGACK、BR、DSACK[1:0]、BERR、AVEC等则继续由外部电路驱动MCU负责采样监控。特别需要注意的是BG信号在授权期间是MCU驱动的有效Active状态这是外部仲裁逻辑判断授权来源的依据。避坑指南在设计自定义的总线主设备如FPGA实现的协处理器时最常见的错误就是在获得总线权后没有及时、正确地驱动所有必要的总线信号或者驱动时序不符合MCU的规范导致访问失败。务必仔细研读MCU数据手册中关于总线周期的时序图并确保你的主设备逻辑能够精确模拟这些时序。另一个常见问题是总线冲突在MCU尚未完全释放总线即未进入高阻态时外部设备就急于驱动总线。解决方法是确保外部设备的驱动使能逻辑严格受BGACK信号控制通常是在BGACK有效后再延迟一个时钟周期或一个最小时间满足总线保持时间后才使能输出驱动器。2. 中断处理MCU响应外部事件的“紧急热线”如果说总线仲裁管理的是“谁来说”那么中断处理机制就是处理“说什么”和“紧急程度”的问题。中断是外部设备或内部模块通知CPU“有重要事件需要立即处理”的机制。它就像一套优先级分明的“紧急热线”系统。中断处理流程远比简单的函数调用复杂它涉及硬件信号交互、优先级仲裁、CPU状态保存和向量化跳转。整个过程始于一个中断请求IRQ。以Motorola MCU为例通常有7个外部中断请求引脚IRQ1-IRQ7以及内部模块如周期性中断定时器PIT产生的中断。IRQ7优先级最高且通常具有不可屏蔽NMI或特殊边沿检测属性。2.1 中断优先级与识别谁更紧急并非所有中断请求都会得到CPU的即时响应。CPU内部有一个中断优先级掩码Interrupt Priority Mask存储在状态寄存器SR或条件码寄存器CCR中。只有中断请求的优先级高于当前掩码值时该请求才会被CPU识别Recognized并进入待处理Pending状态。这允许高优先级任务屏蔽低优先级中断实现关键代码段的保护。中断识别Recognition是一个采样过程。IRQ引脚是低电平敏感的请求信号必须保持有效至少两个连续的系统时钟周期由于输入电路的迟滞特性才能被确认为有效请求。有效请求不会立即打断CPU而是被标记为“待处理”。CPU会在当前指令执行完毕的边界或者更高优先级的异常处理完成后才开始处理这个待处理的中断。这里有一个精妙的设计CPU并不锁存Latch待处理中断的优先级。这意味着如果一个低优先级中断正在等待此时一个更高优先级的中断到来CPU会转而服务更高优先级的中断。这实现了动态的优先级抢占。对于IRQ7规则有所不同。它不仅是电平敏感还是下降沿敏感的。这意味着一个持续的低电平IRQ7信号只会引起一次中断。必须等到IRQ7引脚电平拉高再变低才会触发下一次中断请求。这个设计有效地防止了因信号毛刺或持续低电平导致的“中断风暴”和栈溢出。注意事项在编写中断服务程序ISR时特别是对于电平触发的中断必须在ISR中清除Clear导致中断的外设标志位或者设法使中断请求信号无效如将引脚电平拉高。否则一旦ISR返回CPU会立即检测到中断请求仍然存在从而再次进入中断形成死循环。对于IRQ7则需要注意其边沿触发特性确保事件能产生清晰的下降沿。2.2 中断仲裁同一优先级内的“内部选举”当CPU决定响应一个中断请求时它需要知道具体是哪个设备发出的请求以便跳转到正确的服务程序。这就是中断仲裁Interrupt Arbitration的目的。CPU通过发起一个特殊的中断应答Interrupt Acknowledge, IACK周期来启动仲裁。在这个周期中CPU会在地址总线ADDR[3:1]上输出当前正在响应的中断优先级1-7并将功能码FC[2:0]设置为%111表示CPU空间周期地址线ADDR[19:16]设置为%1111表示中断应答类型。所有能发出中断请求的模块包括SIM模块本身因为它管理外部IRQ都会“监听”这个总线周期。每个模块都有一个中断仲裁IARB字段值从%0001最低到%1111最高。%0000是一个特殊值表示“伪中断”如果该模块赢得仲裁将导致CPU触发伪中断异常。所有发出当前优先级中断请求的模块会通过比较IARB值来进行仲裁。IARB值最高的模块赢得仲裁。SIM模块的IARB复位值通常是%1111最高而其他模块的复位值是%0000。因此系统初始化软件必须为每个可能产生中断的模块分配一个唯一的、非零的IARB值。警告绝对不要为两个或以上的模块分配相同的、非零的IARB值。如果发生这种情况在仲裁时多个模块会同时认为自己赢得了仲裁并同时尝试在数据总线上提供各自的中断向量号造成总线冲突和不可预测的向量获取结果系统行为将完全错乱。这是一个非常隐蔽且致命的错误。在BSP板级支持包或驱动初始化代码中必须仔细检查并分配唯一的IARB。2.3 中断应答周期获取“服务热线号码”赢得仲裁的模块需要通过数据总线向CPU提供一个中断向量号Vector Number。这个向量号就像“服务热线”的分机号CPU用它来计算中断服务程序入口地址在向量表中的位置。中断应答周期有三种结束方式对应三种获取向量号的途径向量号提供Vectored赢得仲裁的外部设备拥有自己的向量号寄存器或内部模块将它的向量号放在数据总线8位端口放DATA[15:8]16位端口放DATA[7:0]上并发出DSACK信号结束总线周期。这是最灵活的方式每个中断源可以有独立的服务程序。自动向量Autovector赢得仲裁的外部设备通过断言AVECAuto Vector信号来结束周期。此时CPU会忽略数据总线自己根据中断优先级1-7生成一个固定的向量号通常是25优先级。这种方式无需外设提供向量号硬件连接简单甚至可以将AVEC引脚直接拉低但同一优先级的所有中断将共享同一个服务程序需要在程序内进一步查询是哪个设备产生的中断。伪中断Spurious Interrupt如果没有设备响应中断应答周期没有模块参与仲裁或者响应设备未能在超时前提供DSACK或AVEC则总线监视器或外部逻辑会断言BERRBus Error信号。CPU将自动使用伪中断向量号通常是24。这通常意味着硬件连接错误、仲裁逻辑故障或程序配置错误。图6-2的流程图完美概括了整个中断应答周期的交互过程。芯片选择Chip-Select逻辑可以被编程用来简化这个过程例如它可以被配置为在特定中断答周期自动产生DSACK或AVEC响应从而减少外部“胶合逻辑”Glue Logic的需求。实操心得在调试中断不触发或触发错误服务程序的问题时逻辑分析仪是必不可少的工具。你需要捕获并观察以下关键信号序列IRQx是否产生了符合时长要求的有效低电平FC[2:0]和ADDR[19:16]在中断响应时是否变成了%111和%1111ADDR[3:1]上面输出的优先级是否与你期望的中断优先级一致DSACK/AVEC/BERR总线周期是如何结束的是否有正确的应答DATA[7:0]或[15:8]如果是以向量号方式结束数据总线上出现的向量号是否正确通过对比这些实际波形与数据手册中的时序图如图6-3图6-5可以精准定位问题是出在中断请求端、仲裁环节、还是向量提供环节。3. 芯片选择逻辑简化系统设计的“智能开关”在传统的微处理器系统中需要大量的外部地址解码器如74HC138和逻辑门来为不同的存储器和外设生成片选信号。Motorola MCU的SIM模块集成了强大的可编程芯片选择Chip-Select, CS电路极大地简化了硬件设计。它就像一组可编程的“智能开关”能够自动识别CPU要访问的地址空间并产生相应的选通信号。每个芯片选择电路都可以独立配置主要涉及两个寄存器基地址寄存器Base Address Register和选项寄存器Option Register。基地址寄存器定义了该片选信号响应的地址范围基地址和块大小。块大小可以从2KB到1MBCPU32或512KBCPU16灵活选择。不同片选的地址范围可以重叠这为设计复杂的地址映射提供了灵活性。选项寄存器定义了片选信号产生的条件和时序。这是配置的核心包含以下关键字段BYTE控制是对高位字节、低位字节还是双字节访问产生片选。R/W指定在读周期、写周期还是两者都产生片选。SPACE指定在用户模式、管理员模式还是CPU空间访问时产生片选。DSACK指定插入的等待状态数0-13或要求外部设备提供DSACK信号。这是控制外设访问速度的关键。STRB选择片选信号与AS还是DS同步。MODE选择同步与ECLK同步或异步总线周期模式。IPL AVEC专门用于中断应答周期。当SPACE配置为CPU空间且IPL匹配时可以配置该片选电路自动产生AVEC信号极大简化外部中断的硬件连接。3.1 在中断应答周期中的应用硬件简化的利器芯片选择逻辑在中断处理中扮演了一个“智能路由”的角色尤其是在实现自动向量Autovector中断时。参考图6-4如果不使用片选你需要用一堆逻辑门来解码FC[2:0]%111和ADDR[19:16]%1111以产生一个中断应答IACK信号给外部设备外部设备再决定是提供向量号还是拉低AVEC。而使用芯片选择你可以将其中一个CS引脚例如CS0配置为SPACE %00 (CPU空间)在选项寄存器中设置AVEC位 1使能内部AVEC生成IPL字段设置为对应的中断优先级例如%110对应IRQ6基地址寄存器可以设置一个匹配中断应答周期地址的模式通常地址线高位在IACK周期全为1这样当CPU为IRQ6发起中断应答周期时CS0引脚不会被驱动因为它是CPU空间周期不是普通内存访问但片选逻辑内部会识别到这个周期并自动产生一个AVEC信号送给CPU结束总线周期。外部IRQ6引脚连接的中断设备完全不需要参与总线交互它只需要在服务完中断后清除中断源即可。这省去了外部解码逻辑和向量号寄存器对于连接简单的中断源如按键、状态信号非常方便。配置示例假设我们希望IRQ3使用自动向量并将对应的片选CS2用于此目的。我们需要在初始化代码中配置CS2的基地址寄存器和选项寄存器。虽然IACK周期的地址是动态的取决于优先级但我们可以利用地址比较的掩码功能或者直接设置基地址为0xFFFFFFFxx为无关位并设置合适的地址掩码使其匹配所有IACK周期。然后在选项寄存器中设置SPACECPU空间AVEC1IPL3。这样任何针对IRQ3的IACK周期都会由片选逻辑内部处理并生成AVEC。3.2 时序配置与等待状态插入匹配外设速度DSACK字段的配置直接决定了访问外设的速度。MCU的总线周期有一个基准速度但外部存储器或外设如低速Flash、ADC、LCD控制器的响应速度可能更慢。DSACK机制允许MCU插入等待状态Wait States延长总线周期以适应慢速设备。例如将一个8位并口芯片连接到CS1已知该芯片在地址有效后需要至少100ns才能提供稳定数据而MCU的时钟周期为25ns40MHz。一个基本的读周期2个时钟可能只有50ns显然不够。我们可以将CS1选项寄存器中的DSACK字段设置为0101二进制即插入5个等待状态。这样总线周期将延长为 2基本周期 5等待 7个时钟周期即175ns满足了外设的时序要求。同步MODE1与异步MODE0模式的选择是另一个关键点。异步模式模拟经典的68K异步总线使用AS/DS作为选通时序控制更灵活。同步模式则与ECLK信号同步时序更规整易于与同步器件接口。选择哪种模式取决于外设的类型。避坑指南错误的DSACK设置是导致系统不稳定的常见原因。如果等待状态插入不足MCU会在外设数据准备好之前就读取数据总线得到错误数据。如果插入过多虽然功能正常但会无谓地降低系统性能。最稳妥的方法是查阅外设数据手册找到其最慢的访问时间参数如tACC地址建立到数据有效时间。根据MCU的数据手册计算在目标总线频率下不插入等待状态时的总线周期时间。如果总线周期时间 外设需求时间则需插入等待状态。所需等待状态数 ceil( (外设需求时间 - 基本周期时间) / 时钟周期 )。在实际硬件上用示波器测量CS和DS信号的宽度确认其与配置相符。4. 综合实战构建一个带DMA和外部中断的系统让我们将这些知识串联起来设计一个假设的系统一个基于Motorola MCU的数据采集系统。MCU需要处理来自ADC的周期性数据通过DMA搬运至内存同时响应一个紧急停止按钮高优先级中断和一个通信接收完成中断低优先级。系统架构与信号连接DMA控制器作为总线主设备连接在系统总线上。其BR引脚连接到MCU的BR引脚线或。其BGACK引脚连接到MCU的BGACK。MCU的BG引脚连接到DMA控制器的BG输入。DMA的地址、数据、控制线并联到系统总线上。ADC外设映射到地址0x200000-0x200001。使用CS3作为其片选。配置CS3基地址0x200000块大小2KBR/W读写DSACK插入2个等待状态因ADC转换时间。紧急停止按钮连接到IRQ7引脚最高优先级边沿触发。UART接收中断连接到IRQ4引脚。我们希望使用自动向量简化电路。使用CS4配置为IRQ4的自动向量生成器SPACECPUAVEC1IPL4。软件配置流程初始化芯片选择配置CS3指向ADC设置合适的时序。配置CS4用于IRQ4自动向量。基地址可设为0xFFFFFFF0掩码设为只匹配高28位地址这样任何访问0xFFFFFFFx的CPU空间周期即IACK周期且IPL4时都会触发内部AVEC。初始化中断控制器SIM为SIM模块设置一个高的IARB值例如保持默认的%1111。为DMA控制器如果它是一个内部模块设置一个唯一的、低于SIM但高于其他模块的IARB值例如%1110。确保UART模块如果存在的IARB值被设置为一个唯一值例如%1101。在中断向量表中为IRQ7向量号31和IRQ4自动向量向量号25429设置正确的服务程序入口地址。初始化DMA配置DMA的源地址ADC数据寄存器、目的地址内存缓冲区、传输长度。使能DMA的BR请求功能。编写中断服务程序ISRIRQ7 ISR紧急停止立即停止DMA传输可能通过写DMA控制寄存器设置安全状态标志执行紧急处理。由于IRQ7是边沿触发无需在ISR内清除引脚电平但需要清除可能的中断标志。IRQ4 ISRUART接收因为是自动向量同一优先级4的所有中断都跳到这里。因此ISR首先要读取UART的状态寄存器检查是否是“接收完成”中断标志置位然后读取数据寄存器清除中断标志。如果是其他共享IRQ4的中断源也需要类似地查询处理。系统运行时序ADC转换完成触发DMA请求。DMA控制器断言BR。MCU在完成当前指令/总线周期后断言BG。由于只有DMA一个请求者它获得授权后断言BGACK。MCU释放总线DMA成为主设备执行从ADC地址0x200000到内存的读周期。DMA驱动地址、控制线CS3由MCU的片选逻辑根据地址自动产生此时MCU虽不是主设备但其片选逻辑仍在工作为总线上的地址解码ADC在CS3和DS有效后在DSACK等待周期结束后提供数据。DMA传输完成撤销BGACK。MCU重新获得总线控制权。当UART收到一个字节它通过IRQ4线发出中断请求。CPU在指令边界响应发现IRQ4优先级高于当前掩码发起IACK周期输出FC%111ADDR[19:16]%1111ADDR[3:1]%100优先级4。CS4的片选逻辑识别到这个CPU空间周期且IPL匹配内部生成AVEC信号响应CPU。CPU获得自动向量号29跳转到IRQ4的ISR执行。紧急按钮按下产生IRQ7下降沿。CPU立即抢占当前任何低优先级任务包括可能正在执行的IRQ4 ISR保存现场发起对IRQ7的IACK周期。由于IRQ7通常需要提供向量号或也是自动向量CPU获取向量号31后跳转到最高优先级的紧急处理ISR。通过这样的设计我们综合利用了总线仲裁、中断处理和芯片选择三大机制构建了一个结构清晰、响应及时、硬件简化的嵌入式系统。理解这些底层机制的交互是进行高性能、高可靠性嵌入式开发的基石。
嵌入式系统总线仲裁与中断处理：MCU多主设备协同与实时响应机制详解
1. 总线仲裁多主设备共享总线的“交通规则”在嵌入式系统里MCU微控制器单元就像一座城市的管理中心而外部总线则是连接城市各个区域如内存、外设的主干道。当只有一个“司机”MCU时道路通行自然顺畅。但现实系统往往更复杂可能会有多个“司机”需要同时使用这条主干道比如一个负责高速数据搬运的DMA控制器或者另一个协处理器。如果大家都想同时开车上路必然会造成拥堵甚至撞车。总线仲裁机制就是为这条“主干道”设立的一套精密、公平的“交通规则”和“交警系统”确保在任何时刻只有一个设备能获得总线的控制权成为总线主设备从而安全、有序地完成数据传输。这套规则的核心围绕三个关键信号展开BRBus Request总线请求、BGBus Grant总线授权和BGACKBus Grant Acknowledge总线授权确认。我们可以把它想象成一个严谨的接力棒交接仪式。当外部设备比如DMA控制器需要成为总线主设备时它会举起手发出请求——即断言AssertBR信号通常为低电平有效。MCU作为当前的总线主设备并不会立刻交出控制权它必须完成手头正在进行的“当前操作数传输”。这确保了任何一笔数据传输的原子性和完整性不会在半途被打断这是保证系统稳定性的基石。当MCU完成当前传输后它才会举起“授权”的旗帜——断言BG信号意思是“我准备交棒了下一个谁要”但此时总线控制权并未立即转移。真正的交接发生在请求设备断言BGACK信号的那一刻。这个设备在确认自己成为下一个主设备后可能经过外部优先级仲裁逻辑才会发出BGACK。MCU在检测到BGACK有效后才会真正释放对地址、数据和控制总线的驱动使其进入高阻态完成控制权的让渡。这个“请求-授权-确认”的三段式握手协议是Motorola 68K系列等经典MCU总线仲裁的典型实现它通过明确的时序和状态转换避免了控制权争夺中的冲突。这里有一个至关重要的细节也是新手容易忽略的“坑”总线释放的时机。手册中明确指出如果当前传输是一个需要多个总线周期才能完成的“长操作”例如一次32位数据的读取可能需要两个16位总线周期那么MCU会坚持到整个传输彻底完成由SIZ[1:0]和DSACK[1:0]信号决定最后一个周期后才会发出BG信号。同时如果RMCRead-Modify-Write Cycle读-修改-写周期信号被断言表明MCU正在进行一个不可分割的原子操作如信号量测试与设置那么BG信号也不会被断言。这意味着在设计使用总线主设备如DMA的系统时必须充分考虑MCU可能“霸占”总线较长时间的情况否则DMA的实时性将无法保证。一个常见的优化策略是将需要长周期访问的存储器如低速Flash配置在不需要与DMA激烈竞争总线的场景下或者使用片内SRAM作为DMA缓冲区以减少总线占用。另一个关键点是外部仲裁网络。MCU只负责发出BG信号但具体哪个请求设备获得这个授权可以由外部电路决定。常见的有两种方式菊花链Daisy-Chain和独立优先级编码Priority-Encoded。菊花链将BG信号从一个设备传递到下一个优先级由物理位置决定离MCU近的设备优先级高。这种方式电路简单但优先级固定且一个设备的故障可能影响链路上的后续设备。优先级编码网络则更灵活允许通过编码器动态分配优先级。MCU并不关心外部具体采用哪种方式它只要求外部电路遵守“在设备获得授权并断言BGACK后必须撤销自己的BR请求”这一协议。如果BR在BGACK后依然保持有效MCU会认为有新的请求在排队从而准备发起新一轮仲裁。注意在调试涉及总线仲裁的系统时如果发现DMA传输异常或随机失败一个必须检查的点就是BGACK信号的时序。务必用示波器或逻辑分析仪确认BGACK是否在MCU发出BG之后、且在合理的时间窗口内被断言。过早或过晚的BGACK都可能导致总线状态机混乱。同时要确保所有潜在的总线主设备的BR输出是“线或”Wired-OR连接即任何设备拉低BR线都能被MCU识别。1.1 总线仲裁状态机隐藏在硬件深处的逻辑核心上述的握手流程并非松散组合而是由一个硬件状态机精确控制的。图5-37的总线仲裁状态图State Diagram揭示了其内部运作的奥秘。理解这个状态机是进行深度调试和优化的关键。状态机围绕几个内部信号运转同步后的总线请求R、总线授权确认A、总线授权输出G和三态控制信号T。状态0S0是常态此时MCU是总线主设备G和T均无效。当检测到有效的R外部BR请求已同步且当前没有总线周期进行B信号表示时状态机离开S0。其核心状态转移逻辑可以概括为从请求到授权S0 - S2/S3当有总线请求R有效且总线空闲无B时MCU进入授权准备状态最终在S2或S3状态在时钟下降沿使BG信号有效G断言。等待确认S2/S3 - S5发出BG后状态机进入等待状态S5直到外部设备断言BGACKA有效。此时MCU会控制T信号有效准备在下一个合适时机将总线驱动置为高阻态。控制权移交S5 - S6一旦A有效状态转移到S6MCU正式释放总线地址、数据、控制线变为高阻外部设备成为主设备。控制权收回当外部设备完成传输并撤销BGACKA无效后如果此时没有新的总线请求R无效状态机回到S0MCU重新接管总线。如果R仍然有效则可能直接开始新一轮仲裁。这个状态机的一个关键设计是内部同步。外部异步输入的BR和BGACK信号会在最多两个CLKOUT周期内被同步到系统时钟域。这消除了亚稳态的风险但同时也引入了最多两个时钟周期的响应延迟。在计算最坏情况下的总线切换时间时必须将这个同步延迟考虑在内。实操心得阅读状态图时不要被那些状态编码和转移条件吓到。抓住核心R请求、A确认、B忙这三个输入以及G授权、T释放这两个输出。用逻辑分析仪抓取BR、BG、BGACK和关键地址/数据线的波形然后对照状态图和时间参数表在电气特性附录中是定位仲裁相关硬件问题的最有效方法。例如如果看到BG发出后BGACK迟迟没有回应就要检查外部仲裁逻辑或请求设备是否正常工作。1.2 总线仲裁期间的引脚状态高阻态的世界当外部设备成为总线主设备时MCU的许多引脚会改变状态以避免总线冲突。表5-6清晰地列出了这一变化。对于工程师来说这张表是设计外部主设备电路时必须遵循的“宪法”。最关键的变化是MCU输出的总线信号全部进入高阻态High-Impedance State。这包括地址总线ADDR[23:0]数据总线DATA[15:0]方向取决于R/W但此时MCU端驱动关闭控制信号AS地址选通、DS数据选通、R/W读/写、SIZ[1:0]传输尺寸、RMC读-修改-写周期、FC[2:0]功能码等。这意味着外部主设备必须自己驱动这些信号来完成读写作。它需要自己生成目标地址、置位AS/DS、控制R/W方向并按照MCU的总线协议来操作其他设备。此时MCU的这些引脚就像一个“旁观者”其内部电路与外部总线电气隔离。而一些输入信号如BGACK、BR、DSACK[1:0]、BERR、AVEC等则继续由外部电路驱动MCU负责采样监控。特别需要注意的是BG信号在授权期间是MCU驱动的有效Active状态这是外部仲裁逻辑判断授权来源的依据。避坑指南在设计自定义的总线主设备如FPGA实现的协处理器时最常见的错误就是在获得总线权后没有及时、正确地驱动所有必要的总线信号或者驱动时序不符合MCU的规范导致访问失败。务必仔细研读MCU数据手册中关于总线周期的时序图并确保你的主设备逻辑能够精确模拟这些时序。另一个常见问题是总线冲突在MCU尚未完全释放总线即未进入高阻态时外部设备就急于驱动总线。解决方法是确保外部设备的驱动使能逻辑严格受BGACK信号控制通常是在BGACK有效后再延迟一个时钟周期或一个最小时间满足总线保持时间后才使能输出驱动器。2. 中断处理MCU响应外部事件的“紧急热线”如果说总线仲裁管理的是“谁来说”那么中断处理机制就是处理“说什么”和“紧急程度”的问题。中断是外部设备或内部模块通知CPU“有重要事件需要立即处理”的机制。它就像一套优先级分明的“紧急热线”系统。中断处理流程远比简单的函数调用复杂它涉及硬件信号交互、优先级仲裁、CPU状态保存和向量化跳转。整个过程始于一个中断请求IRQ。以Motorola MCU为例通常有7个外部中断请求引脚IRQ1-IRQ7以及内部模块如周期性中断定时器PIT产生的中断。IRQ7优先级最高且通常具有不可屏蔽NMI或特殊边沿检测属性。2.1 中断优先级与识别谁更紧急并非所有中断请求都会得到CPU的即时响应。CPU内部有一个中断优先级掩码Interrupt Priority Mask存储在状态寄存器SR或条件码寄存器CCR中。只有中断请求的优先级高于当前掩码值时该请求才会被CPU识别Recognized并进入待处理Pending状态。这允许高优先级任务屏蔽低优先级中断实现关键代码段的保护。中断识别Recognition是一个采样过程。IRQ引脚是低电平敏感的请求信号必须保持有效至少两个连续的系统时钟周期由于输入电路的迟滞特性才能被确认为有效请求。有效请求不会立即打断CPU而是被标记为“待处理”。CPU会在当前指令执行完毕的边界或者更高优先级的异常处理完成后才开始处理这个待处理的中断。这里有一个精妙的设计CPU并不锁存Latch待处理中断的优先级。这意味着如果一个低优先级中断正在等待此时一个更高优先级的中断到来CPU会转而服务更高优先级的中断。这实现了动态的优先级抢占。对于IRQ7规则有所不同。它不仅是电平敏感还是下降沿敏感的。这意味着一个持续的低电平IRQ7信号只会引起一次中断。必须等到IRQ7引脚电平拉高再变低才会触发下一次中断请求。这个设计有效地防止了因信号毛刺或持续低电平导致的“中断风暴”和栈溢出。注意事项在编写中断服务程序ISR时特别是对于电平触发的中断必须在ISR中清除Clear导致中断的外设标志位或者设法使中断请求信号无效如将引脚电平拉高。否则一旦ISR返回CPU会立即检测到中断请求仍然存在从而再次进入中断形成死循环。对于IRQ7则需要注意其边沿触发特性确保事件能产生清晰的下降沿。2.2 中断仲裁同一优先级内的“内部选举”当CPU决定响应一个中断请求时它需要知道具体是哪个设备发出的请求以便跳转到正确的服务程序。这就是中断仲裁Interrupt Arbitration的目的。CPU通过发起一个特殊的中断应答Interrupt Acknowledge, IACK周期来启动仲裁。在这个周期中CPU会在地址总线ADDR[3:1]上输出当前正在响应的中断优先级1-7并将功能码FC[2:0]设置为%111表示CPU空间周期地址线ADDR[19:16]设置为%1111表示中断应答类型。所有能发出中断请求的模块包括SIM模块本身因为它管理外部IRQ都会“监听”这个总线周期。每个模块都有一个中断仲裁IARB字段值从%0001最低到%1111最高。%0000是一个特殊值表示“伪中断”如果该模块赢得仲裁将导致CPU触发伪中断异常。所有发出当前优先级中断请求的模块会通过比较IARB值来进行仲裁。IARB值最高的模块赢得仲裁。SIM模块的IARB复位值通常是%1111最高而其他模块的复位值是%0000。因此系统初始化软件必须为每个可能产生中断的模块分配一个唯一的、非零的IARB值。警告绝对不要为两个或以上的模块分配相同的、非零的IARB值。如果发生这种情况在仲裁时多个模块会同时认为自己赢得了仲裁并同时尝试在数据总线上提供各自的中断向量号造成总线冲突和不可预测的向量获取结果系统行为将完全错乱。这是一个非常隐蔽且致命的错误。在BSP板级支持包或驱动初始化代码中必须仔细检查并分配唯一的IARB。2.3 中断应答周期获取“服务热线号码”赢得仲裁的模块需要通过数据总线向CPU提供一个中断向量号Vector Number。这个向量号就像“服务热线”的分机号CPU用它来计算中断服务程序入口地址在向量表中的位置。中断应答周期有三种结束方式对应三种获取向量号的途径向量号提供Vectored赢得仲裁的外部设备拥有自己的向量号寄存器或内部模块将它的向量号放在数据总线8位端口放DATA[15:8]16位端口放DATA[7:0]上并发出DSACK信号结束总线周期。这是最灵活的方式每个中断源可以有独立的服务程序。自动向量Autovector赢得仲裁的外部设备通过断言AVECAuto Vector信号来结束周期。此时CPU会忽略数据总线自己根据中断优先级1-7生成一个固定的向量号通常是25优先级。这种方式无需外设提供向量号硬件连接简单甚至可以将AVEC引脚直接拉低但同一优先级的所有中断将共享同一个服务程序需要在程序内进一步查询是哪个设备产生的中断。伪中断Spurious Interrupt如果没有设备响应中断应答周期没有模块参与仲裁或者响应设备未能在超时前提供DSACK或AVEC则总线监视器或外部逻辑会断言BERRBus Error信号。CPU将自动使用伪中断向量号通常是24。这通常意味着硬件连接错误、仲裁逻辑故障或程序配置错误。图6-2的流程图完美概括了整个中断应答周期的交互过程。芯片选择Chip-Select逻辑可以被编程用来简化这个过程例如它可以被配置为在特定中断答周期自动产生DSACK或AVEC响应从而减少外部“胶合逻辑”Glue Logic的需求。实操心得在调试中断不触发或触发错误服务程序的问题时逻辑分析仪是必不可少的工具。你需要捕获并观察以下关键信号序列IRQx是否产生了符合时长要求的有效低电平FC[2:0]和ADDR[19:16]在中断响应时是否变成了%111和%1111ADDR[3:1]上面输出的优先级是否与你期望的中断优先级一致DSACK/AVEC/BERR总线周期是如何结束的是否有正确的应答DATA[7:0]或[15:8]如果是以向量号方式结束数据总线上出现的向量号是否正确通过对比这些实际波形与数据手册中的时序图如图6-3图6-5可以精准定位问题是出在中断请求端、仲裁环节、还是向量提供环节。3. 芯片选择逻辑简化系统设计的“智能开关”在传统的微处理器系统中需要大量的外部地址解码器如74HC138和逻辑门来为不同的存储器和外设生成片选信号。Motorola MCU的SIM模块集成了强大的可编程芯片选择Chip-Select, CS电路极大地简化了硬件设计。它就像一组可编程的“智能开关”能够自动识别CPU要访问的地址空间并产生相应的选通信号。每个芯片选择电路都可以独立配置主要涉及两个寄存器基地址寄存器Base Address Register和选项寄存器Option Register。基地址寄存器定义了该片选信号响应的地址范围基地址和块大小。块大小可以从2KB到1MBCPU32或512KBCPU16灵活选择。不同片选的地址范围可以重叠这为设计复杂的地址映射提供了灵活性。选项寄存器定义了片选信号产生的条件和时序。这是配置的核心包含以下关键字段BYTE控制是对高位字节、低位字节还是双字节访问产生片选。R/W指定在读周期、写周期还是两者都产生片选。SPACE指定在用户模式、管理员模式还是CPU空间访问时产生片选。DSACK指定插入的等待状态数0-13或要求外部设备提供DSACK信号。这是控制外设访问速度的关键。STRB选择片选信号与AS还是DS同步。MODE选择同步与ECLK同步或异步总线周期模式。IPL AVEC专门用于中断应答周期。当SPACE配置为CPU空间且IPL匹配时可以配置该片选电路自动产生AVEC信号极大简化外部中断的硬件连接。3.1 在中断应答周期中的应用硬件简化的利器芯片选择逻辑在中断处理中扮演了一个“智能路由”的角色尤其是在实现自动向量Autovector中断时。参考图6-4如果不使用片选你需要用一堆逻辑门来解码FC[2:0]%111和ADDR[19:16]%1111以产生一个中断应答IACK信号给外部设备外部设备再决定是提供向量号还是拉低AVEC。而使用芯片选择你可以将其中一个CS引脚例如CS0配置为SPACE %00 (CPU空间)在选项寄存器中设置AVEC位 1使能内部AVEC生成IPL字段设置为对应的中断优先级例如%110对应IRQ6基地址寄存器可以设置一个匹配中断应答周期地址的模式通常地址线高位在IACK周期全为1这样当CPU为IRQ6发起中断应答周期时CS0引脚不会被驱动因为它是CPU空间周期不是普通内存访问但片选逻辑内部会识别到这个周期并自动产生一个AVEC信号送给CPU结束总线周期。外部IRQ6引脚连接的中断设备完全不需要参与总线交互它只需要在服务完中断后清除中断源即可。这省去了外部解码逻辑和向量号寄存器对于连接简单的中断源如按键、状态信号非常方便。配置示例假设我们希望IRQ3使用自动向量并将对应的片选CS2用于此目的。我们需要在初始化代码中配置CS2的基地址寄存器和选项寄存器。虽然IACK周期的地址是动态的取决于优先级但我们可以利用地址比较的掩码功能或者直接设置基地址为0xFFFFFFFxx为无关位并设置合适的地址掩码使其匹配所有IACK周期。然后在选项寄存器中设置SPACECPU空间AVEC1IPL3。这样任何针对IRQ3的IACK周期都会由片选逻辑内部处理并生成AVEC。3.2 时序配置与等待状态插入匹配外设速度DSACK字段的配置直接决定了访问外设的速度。MCU的总线周期有一个基准速度但外部存储器或外设如低速Flash、ADC、LCD控制器的响应速度可能更慢。DSACK机制允许MCU插入等待状态Wait States延长总线周期以适应慢速设备。例如将一个8位并口芯片连接到CS1已知该芯片在地址有效后需要至少100ns才能提供稳定数据而MCU的时钟周期为25ns40MHz。一个基本的读周期2个时钟可能只有50ns显然不够。我们可以将CS1选项寄存器中的DSACK字段设置为0101二进制即插入5个等待状态。这样总线周期将延长为 2基本周期 5等待 7个时钟周期即175ns满足了外设的时序要求。同步MODE1与异步MODE0模式的选择是另一个关键点。异步模式模拟经典的68K异步总线使用AS/DS作为选通时序控制更灵活。同步模式则与ECLK信号同步时序更规整易于与同步器件接口。选择哪种模式取决于外设的类型。避坑指南错误的DSACK设置是导致系统不稳定的常见原因。如果等待状态插入不足MCU会在外设数据准备好之前就读取数据总线得到错误数据。如果插入过多虽然功能正常但会无谓地降低系统性能。最稳妥的方法是查阅外设数据手册找到其最慢的访问时间参数如tACC地址建立到数据有效时间。根据MCU的数据手册计算在目标总线频率下不插入等待状态时的总线周期时间。如果总线周期时间 外设需求时间则需插入等待状态。所需等待状态数 ceil( (外设需求时间 - 基本周期时间) / 时钟周期 )。在实际硬件上用示波器测量CS和DS信号的宽度确认其与配置相符。4. 综合实战构建一个带DMA和外部中断的系统让我们将这些知识串联起来设计一个假设的系统一个基于Motorola MCU的数据采集系统。MCU需要处理来自ADC的周期性数据通过DMA搬运至内存同时响应一个紧急停止按钮高优先级中断和一个通信接收完成中断低优先级。系统架构与信号连接DMA控制器作为总线主设备连接在系统总线上。其BR引脚连接到MCU的BR引脚线或。其BGACK引脚连接到MCU的BGACK。MCU的BG引脚连接到DMA控制器的BG输入。DMA的地址、数据、控制线并联到系统总线上。ADC外设映射到地址0x200000-0x200001。使用CS3作为其片选。配置CS3基地址0x200000块大小2KBR/W读写DSACK插入2个等待状态因ADC转换时间。紧急停止按钮连接到IRQ7引脚最高优先级边沿触发。UART接收中断连接到IRQ4引脚。我们希望使用自动向量简化电路。使用CS4配置为IRQ4的自动向量生成器SPACECPUAVEC1IPL4。软件配置流程初始化芯片选择配置CS3指向ADC设置合适的时序。配置CS4用于IRQ4自动向量。基地址可设为0xFFFFFFF0掩码设为只匹配高28位地址这样任何访问0xFFFFFFFx的CPU空间周期即IACK周期且IPL4时都会触发内部AVEC。初始化中断控制器SIM为SIM模块设置一个高的IARB值例如保持默认的%1111。为DMA控制器如果它是一个内部模块设置一个唯一的、低于SIM但高于其他模块的IARB值例如%1110。确保UART模块如果存在的IARB值被设置为一个唯一值例如%1101。在中断向量表中为IRQ7向量号31和IRQ4自动向量向量号25429设置正确的服务程序入口地址。初始化DMA配置DMA的源地址ADC数据寄存器、目的地址内存缓冲区、传输长度。使能DMA的BR请求功能。编写中断服务程序ISRIRQ7 ISR紧急停止立即停止DMA传输可能通过写DMA控制寄存器设置安全状态标志执行紧急处理。由于IRQ7是边沿触发无需在ISR内清除引脚电平但需要清除可能的中断标志。IRQ4 ISRUART接收因为是自动向量同一优先级4的所有中断都跳到这里。因此ISR首先要读取UART的状态寄存器检查是否是“接收完成”中断标志置位然后读取数据寄存器清除中断标志。如果是其他共享IRQ4的中断源也需要类似地查询处理。系统运行时序ADC转换完成触发DMA请求。DMA控制器断言BR。MCU在完成当前指令/总线周期后断言BG。由于只有DMA一个请求者它获得授权后断言BGACK。MCU释放总线DMA成为主设备执行从ADC地址0x200000到内存的读周期。DMA驱动地址、控制线CS3由MCU的片选逻辑根据地址自动产生此时MCU虽不是主设备但其片选逻辑仍在工作为总线上的地址解码ADC在CS3和DS有效后在DSACK等待周期结束后提供数据。DMA传输完成撤销BGACK。MCU重新获得总线控制权。当UART收到一个字节它通过IRQ4线发出中断请求。CPU在指令边界响应发现IRQ4优先级高于当前掩码发起IACK周期输出FC%111ADDR[19:16]%1111ADDR[3:1]%100优先级4。CS4的片选逻辑识别到这个CPU空间周期且IPL匹配内部生成AVEC信号响应CPU。CPU获得自动向量号29跳转到IRQ4的ISR执行。紧急按钮按下产生IRQ7下降沿。CPU立即抢占当前任何低优先级任务包括可能正在执行的IRQ4 ISR保存现场发起对IRQ7的IACK周期。由于IRQ7通常需要提供向量号或也是自动向量CPU获取向量号31后跳转到最高优先级的紧急处理ISR。通过这样的设计我们综合利用了总线仲裁、中断处理和芯片选择三大机制构建了一个结构清晰、响应及时、硬件简化的嵌入式系统。理解这些底层机制的交互是进行高性能、高可靠性嵌入式开发的基石。
