1. 项目概述与核心价值在嵌入式显示、工业相机或者车载信息娱乐系统这类项目中我们常常需要把一堆并行的RGB数据和控制信号从主控板“搬运”到几米甚至十米开外的显示屏或接收端。直接用几十根线拉过去线束又粗又重成本高还容易受干扰。这时候像TI的DS90C241/DS90C124这样的SERDES串行器/解串器芯片就成了救星它们能把24位并行数据压缩成一对差分信号LVDS传出去大大简化了布线。但问题来了信号在电缆或长距离PCB走线上跑就像声音在空气中传播会衰减一样高频分量损失尤其严重导致信号边沿变缓、眼图闭合最终就是屏幕花屏、数据出错。我遇到过不少新手工程师照着典型电路把芯片焊上短线测试没问题一旦换上长电缆立马抓瞎问题往往就出在没吃透“预加重”和“AC耦合”这两个关键设计上。这篇文章我就结合DS90C241/124这颗经典芯片把预加重和AC耦合这两个确保高速信号完整性的“内功心法”掰开揉碎了讲清楚。这不是简单的数据手册翻译而是基于我多次在显示驱动板和工业通信模块上实战踩坑后总结出的设计要点、参数计算和调试心得。无论你是正在设计第一块带LVDS接口的板卡还是遇到了传输距离不达标、信号质量差的难题这里面的内容都能给你提供直接的参考和解决思路。2. 预加重Pre-Emphasis功能深度解析2.1 预加重是什么为什么需要它你可以把LVDS信号想象成一辆在崎岖山路传输线上行驶的赛车。山路本身有摩擦和起伏电缆的损耗尤其是遇到急弯信号高频跳变时车速信号幅度很容易掉下来。预加重就是在赛车过弯前猛地踩一脚油门注入额外电流用短暂的爆发力来抵消山路带来的减速效应确保过弯时速度信号边沿依然凌厉。从原理上讲传输线尤其是电缆对信号的衰减不是均匀的其特性类似于一个低通滤波器频率越高的成分衰减得越厉害。这导致代表数据跳变的陡峭边沿富含高频能量在传输后变得平缓产生码间干扰ISI在示波器上观察眼图就是眼睛的高度和宽度都变小了。DS90C241的预加重功能就是针对这个问题的“动态补偿器”。它在数据发生跳变从0到1或从1到0的瞬间短暂地增大LVDS驱动器的输出电流。这个额外的电流会在接收端DS90C124产生一个瞬间的过冲恰好用来补偿传输过程中高频分量的损失从而让接收端看到的信号边沿更陡峭眼图张开得更充分。2.2 DS90C241预加重电路与参数计算DS90C241的预加重功能通过一个外部电阻Rpre来调节强度这是其设计巧妙之处提供了极大的灵活性。具体连接是将Rpre电阻一端接在芯片的PRE引脚另一端直接连接到Vss地。核心公式与解读数据手册给出的关系是PRE (Rpre ≥ 3 kΩ); IMAX [(1.2 / Rpre) × 20]。 这句话需要拆解理解使能条件Rpre ≥ 3 kΩ。这意味着当Rpre电阻大于或等于3kΩ时预加重功能实际上是关闭的。因为此时流入PRE引脚的电流很小内部电路判定为不启用预加重。如果你想禁用预加重最简单的方法就是将PRE引脚悬空Floating或接一个≥3kΩ的电阻到地。电流计算IMAX [(1.2 / Rpre) × 20]。这是预加重强度的核心计算公式。1.2是芯片内部的一个基准电压源单位伏特V。Rpre是你连接的外部电阻值单位千欧姆kΩ。公式计算结果IMAX的单位是微安µA。它代表在信号跳变期间LVDS驱动器在原有静态电流基础上额外增加的峰值电流。举个例子如果你希望获得中等强度的预加重选择Rpre 1.2 kΩ。 那么IMAX (1.2 / 1.2) × 20 1 × 20 20 µA。 这意味着在跳变沿驱动电流会额外增加20µA。这个额外的电流会转化为电压过冲补偿线路损耗。如何选择Rpre的值数据手册没有给出固定的对应表因为这严重依赖于你的传输介质和距离。但我们可以遵循以下原则传输距离越长、电缆质量越差损耗越大需要更强的预加重应选择更小的Rpre值如680Ω 1kΩ。Rpre越小根据公式IMAX越大补偿力度越强。传输距离短0.5米、PCB走线质量好可以禁用预加重Rpre ≥ 3kΩ或悬空。额外的预加重反而可能引入过冲和振铃增加EMI。从保守开始在不确定的情况下可以先从较大的阻值开始尝试例如2.2kΩ观察眼图再逐步减小电阻直到获得干净、张开充分的眼图且没有明显的过冲。实操心得预加重的“副作用”与权衡预加重不是“大力出奇迹”。过强的预加重Rpre值过小会带来明显问题过冲与振铃在接收端信号上产生明显的上冲或下冲这可能超过接收器的共模输入范围甚至导致误触发。电磁干扰EMI增大快速的电流变化和电压过冲会产生更丰富的高频谐波导致EMI测试更难通过。功耗增加额外的驱动电流意味着更高的动态功耗。 因此最佳实践是“按需补偿”。务必使用高速示波器带宽至少是信号速率的3-5倍配合差分探头直接在接收端DS90C124的RIN/-引脚测量眼图。调整Rpre的目标是找到一个“甜点”使眼图的高度和宽度最大同时过冲控制在信号幅度的10%-20%以内。2.3 预加重实战配置步骤硬件准备在PCB设计时在DS90C241的PRE引脚附近预留一个0603或0805封装的贴片电阻位并连接到地。强烈建议使用一个0Ω电阻或小阻值电阻作为默认配置而不是直接布线。这样便于后续调试和更换。初始值估算如果传输距离未知或需要调试可以先焊接一个1.5kΩ的电阻。如果已知使用1-2米的标准双绞线电缆可以从1.2kΩ开始尝试。如果用于极短的板内连接10cm可以直接焊接一个3.3kΩ或4.7kΩ电阻来禁用预加重。测量与调试给系统发送一个典型的测试图案比如0xAAAA或0x5555交替的0101模式这种模式高频成分最丰富对信号完整性挑战最大。用差分探头点在接收端芯片的RIN和RIN-引脚注意是引脚上不是远端测量差分信号。打开示波器的眼图模板或眼图分析功能。观察眼图的张开度。如果眼图“眯成一条缝”说明损耗严重需要减小Rpre增大预加重。如果眼图有过大的过冲和振铃则需要增大Rpre。更换不同阻值的电阻直到眼图清晰、稳定。3. AC耦合与接收端终端网络设计精要3.1 为什么需要AC耦合AC耦合简单说就是在传输路径上串联电容隔断直流只允许交流信号通过。在DS90C241/124的应用中AC耦合有三大核心价值电平移位发送端DS90C241和接收端DS90C124可能工作在不同的共模电压下。AC耦合电容可以隔离双方的直流偏置避免直流电流流动保护器件。共模噪声抑制传输线尤其是长电缆会拾取环境噪声这些声通常是共模的同时作用于LVDS的正负线。AC耦合结合差分接收能极大地抑制这类共模干扰。简化系统设计芯片内部集成了DC平衡编码如8B/10B类机制确保数据流中0和1的数量大致平衡直流分量恒定这使得可以使用简单的AC耦合电容来实现互联无需复杂的偏置电路。3.2 AC耦合电容的选择与布局要点数据手册明确推荐使用100 nF (0.1 µF)的电容这是经过权衡的通用值。容值选择100 nF对于LVDS信号数十MHz到数百MHz的阻抗足够小Zc 1/(2πfC)不会对信号造成明显衰减。容量太大则电容体积大寄生电感也大容量太小则低频分量衰减大。100nF是一个很好的折中点。电容类型必须使用高频特性好的多层陶瓷电容MLCC。推荐NPO (COG) 或 X7R材质。NPO的温度稳定性和高频损耗特性最佳是首选。X7R成本更低性能也能满足大多数应用。耐压值至少选择50V DC耐压的型号。这并非因为信号电压高而是为了提升系统级的ESD静电放电耐受能力。更高的耐压通常意味着更厚的介质能承受更高的瞬间电压。封装与布局这是最容易出错的地方封装务必选择最小尺寸的封装如0402或0603。封装越小电容本身的寄生电感ESL越小对高速信号的阻碍越小。布局两个AC耦合电容C9, C10必须紧贴DS90C241的输出引脚DOUT, DOUT-和DS90C124的输入引脚RIN, RIN-放置。目标是让电容到芯片引脚的走线最短绝对不要将电容放在电缆连接器附近再长距离引回芯片。电容的接地端如果是两端器件则另一端的过孔要就近打孔连接到地平面形成最小回流路径。3.3 接收端终端电阻的三种配置方案详解DS90C124的输入级内置了AC偏置网络将内部共模电压设置在1.2V。这给了我们三种终端匹配方案各有优劣。方案1标准100Ω差分终端这是最经典、最常用的方案如图19所示。接法在接收端芯片的RIN和RIN-引脚之间直接并联一个精度为1%的100Ω贴片电阻。原理LVDS传输线的特征阻抗通常是100Ω。在接收端并联一个100Ω电阻目的是为了消除信号反射。当信号到达传输线末端时如果阻抗匹配能量会被电阻全部吸收不会反射回去造成振铃和失真。优点电路最简单元件最少成本最低。在大多数噪声环境不极端、电缆长度适中的应用中表现良好。缺点对共模噪声的抑制完全依赖于接收器本身的共模抑制比CMRR。方案2增强型EMI抑制终端如图20所示这个方案在标准终端基础上增加了共模噪声泄放路径。接法用两个精度为1%的50Ω电阻串联在RIN和RIN-之间中点通过一个4.7 nF电容接地。原理两个50Ω电阻串联对差分信号而言终端阻抗依然是100Ω保证了阻抗匹配。增加的4.7nF电容为高频共模噪声提供了一个到地的低阻抗通路。任何同时出现在两条信号线上的噪声共模噪声可以通过这个电容被短路到地而不会进入接收器。优点能显著提高系统在嘈杂环境下的抗干扰能力尤其适合工业环境或长电缆应用。缺点增加了两个元件。电容的取值不关键4.7nF是推荐值但需要确保其封装小如0603且接地路径电感极小。方案3高噪声环境下的强偏置终端如图21所示这是抗干扰能力最强的方案适用于电机驱动、电源开关附近等极端噪声环境。接法在方案2两个50Ω电阻加4.7nF电容的基础上再从中点通过一个上拉电阻Rpullup接到电源VDD通常3.3V并通过一个下拉电阻Rpulldown接到地。原理保留了方案2的差分匹配和共模滤波。增加的上下拉电阻形成了一个分压网络将中点的直流电位偏置在1.2V。这个1.2V与接收器内部的共模电压一致。这个强力的直流偏置路径为低频乃至直流的共模噪声提供了强有力的泄放通道同时将输入信号的中心电平牢牢钳位在最佳工作点。电阻计算为了将中点偏置在1.2V需要根据电源电压VDD计算电阻比值。公式为Vmid VDD * (Rpulldown / (Rpullup Rpulldown)) 1.2V。举例1中等强度VDD3.3V 取 Rpulldown750Ω 则 Rpullup Rpulldown * (VDD / Vmid - 1) 750 * (3.3/1.2 - 1) ≈ 750 * (2.75 - 1) 750 * 1.75 ≈1.31 kΩ。可以选择标准值1.3kΩ。举例2最强偏置VDD3.3V 取 Rpulldown75Ω 则 Rpullup 75 * (3.3/1.2 - 1) ≈ 75 * 1.75 ≈131.25 Ω。可以选择标准值130Ω。优点提供了最强的共模噪声抑制和直流偏置稳定性。缺点电路最复杂增加了静态功耗电流从VDD经电阻流到地。电阻值越小功耗越大。例如举例2中静态电流约为 (3.3V - 1.2V)/130Ω ≈ 16 mA功耗约34mW需要评估系统功耗预算。设计决策指南如何选择终端方案实验室环境、短距离背板连接直接使用方案1100Ω电阻。简单可靠。工业控制、中等长度电缆1-5米、有一定噪声推荐使用方案250Ω50Ω4.7nF。它能有效抑制电缆拾取的高频共模噪声且增加的成本和复杂度可控。强干扰环境如变频器旁、车载环境、或使用非屏蔽电缆进行长距离传输必须考虑方案3。它能应对复杂的接地电位差和低频噪声是系统稳定性的重要保障。选择电阻值时需在噪声抑制能力和静态功耗之间取得平衡。4. 系统级设计、布局与调试实战4.1 电源去耦与PCB布局黄金法则高速数字芯片的稳定运行一半靠电路设计另一半靠PCB布局。DS90C241/124这类高速SERDES对电源噪声极其敏感。电源去耦策略分层电容组必须采用多容值并联的去耦方案以覆盖从低频到高频的噪声。大容量储能10-100µF钽电容或电解电容放在板级电源入口处应对低频电流波动。中频去耦2.2µF - 10µF陶瓷电容放在芯片的电源引脚附近应对芯片工作频率范围内的噪声。高频去耦0.01µF - 0.1µF陶瓷电容必须使用小封装0402/0603的X7R/NPO电容尽可能靠近每一个电源引脚VDD, VDDL, VDDPT等放置。这是滤除数百MHz高频噪声的关键。布局细节电容摆放对于同一个电源引脚如果放了多个电容容值最小的那个要离引脚最近。过孔连接电源引脚和地引脚应通过多个过孔直接连接到电源平面和地平面。去耦电容的接地端也应通过独立的过孔就近连接到地平面与芯片地引脚形成最短的环路。LVDS差分走线规则阻抗控制必须设计为100Ω 差分阻抗。这需要与PCB板厂沟通根据你的叠板材、层厚计算出合适的线宽和线间距。等长与紧耦合差分对内的两条走线DOUT和DOUT- RIN和RIN-必须严格等长长度差控制在5mil以内并且走线要紧密平行。紧耦合能确保外界干扰同时作用于两条线使其作为共模噪声被接收器抑制。“3W”原则为了减少差分对之间的串扰相邻差分对的间距应至少是单条走线宽度的3倍。远离干扰源LVDS差分线必须远离任何数字噪声源如时钟线、PWM信号、开关电源电路。至少保持20-30mil的间距必要时在中间铺设地线进行隔离。终端电阻放置无论是发送端的匹配电阻如果需要还是接收端的终端电阻上述方案中的100Ω或50Ω电阻都必须极其靠近芯片的相应引脚放置最大限度缩短“桩线”Stub的长度。4.2 上电时序、模式控制与信号测量上电与使能时序虽然DS90C241/124没有严格的上电顺序要求但良好的实践是先建立稳定的电源3.3V。然后释放复位或使能信号将TPWDNB和RPWDNB拉高。芯片内部的PLL需要一段时间来锁定参考时钟TCLK。在此期间输出处于高阻态。必须等待PLL锁定完成可通过DS90C124的LOCK引脚判断后再开始传输有效数据。控制引脚配置DEN/REN通常直接上拉至高电平使能芯片常开。如果需要软件控制通道开关可由GPIO控制。TRFB/RRFB选择数据在时钟的上升沿还是下降沿被锁存。根据你的主控芯片时序要求设置通常设为高电平上升沿。VODSEL选择LVDS输出信号的摆幅。低电平为标准摆幅~400mV高电平为高摆幅~600mV。高摆幅有助于对抗更严重的损耗但功耗和EMI会略高。对于10米以内应用标准摆幅通常足够。信号完整性测量工具必须使用高速差分探头。单端探头会引入巨大的负载破坏信号本身。测量点务必在接收端芯片的引脚上测量而不是在电缆的另一头。这样才能真实评估到达接收器的信号质量。观察眼图使用示波器的眼图功能。发送一个最恶劣的测试码型如PRBS7或交替的0xAA/0x55。眼高反映了信号的幅度衰减和噪声。眼宽反映了码间干扰和抖动。清晰、张开的眼图是系统稳定的直观证明。评估预加重效果在调整Rpre电阻时同步观察眼图的变化。目标是找到眼图最干净、张开最大的点。5. 常见问题排查与实战经验分享5.1 问题速查表现象可能原因排查步骤与解决方案屏幕花屏、闪烁、数据错误1. 信号完整性差眼图闭合2. 终端匹配错误3. 电源噪声大1.测量眼图在接收端测量检查眼高、眼宽是否足够。2.检查终端电阻确认阻值是否为100Ω或方案2/3且焊接良好靠近芯片。3.检查AC耦合电容是否为100nFNPO/X7R材质封装是否足够小0603/0402。4.测量电源纹波用示波器检查芯片电源引脚上的噪声是否过大应50mVpp。传输距离不达标1. 预加重未启用或强度不足2. 电缆质量差或阻抗不匹配3. LVDS输出摆幅不足1.检查PRE引脚确认Rpre电阻已正确焊接且阻值合适尝试减小阻值。2.检查电缆使用阻抗匹配良好的双绞线或屏蔽差分线。3.尝试提高摆幅将VODSEL引脚拉高使用高摆幅模式。LOCK信号不稳定或无法锁定1. 参考时钟TCLK质量差2. 电源不稳定3. 输入信号幅度太低或失真1.测量TCLK检查频率是否准确抖动是否过大边沿是否陡峭。2.检查电源去耦确保所有去耦电容已正确焊接尤其是靠近芯片的小电容。3.检查输入信号确保发送给DS90C241的并行数据和时钟信号干净、无过冲。系统EMI测试失败1. 预加路过强导致过冲2. LVDS差分线布线不佳辐射大3. 电源噪声通过电缆辐射1.调整预加重适当增大Rpre电阻减小过冲。2.审查PCB布局确保差分线紧耦合、等长并远离其他信号线。3.考虑使用方案2终端增加4.7nF电容到地吸收共模噪声。4.电缆屏蔽层确保电缆屏蔽层在两端良好接地。5.2 来自实战的“坑”与技巧“无声的杀手”AC耦合电容的寄生电感。我曾遇到一个案子所有设计都照搬手册但10米传输就是不稳定。最后用网络分析仪测了一下那个“普通的”0805封装100nF电容发现在几百MHz时阻抗竟然不降反升原因是封装寄生电感太大。教训高速路径上的电容无条件选择最小封装0402是王道并优先选择NPO材质。终端电阻的“隐藏位置”。有一次调试眼图在芯片引脚处很好但一到连接器就变形。发现终端电阻虽然放在了接收芯片旁边但到芯片引脚还有一段几毫米的细线。这段“桩线”相当于一个电感破坏了匹配。技巧终端电阻的摆放要像对待芯片的引脚一样用最短、最宽的走线直接连接最好放在芯片引脚的正下方多层板情况下。预加重电阻的“调试艺术”。不要指望一次选对Rpre。我的方法是准备一个从100Ω到3kΩ的电阻包。先上一个中间值如1kΩ测眼图。如果眼图有闭合趋势就换更小的电阻如680Ω如果眼图有过冲就换更大的电阻如1.5kΩ。记住最佳值往往不是一个让眼图“最胖”的值而是一个让眼图在“张开度”和“过冲”之间取得平衡的值。有时为了通过EMI需要牺牲一点点眼宽来换取更干净的边沿。电源平面的“虚假繁荣”。四层板有完整的地平面和电源平面是基础但关键是要确保芯片的每个电源引脚都能通过低阻抗路径连接到这些平面。我见过很多设计虽然打了过孔但过孔数量不足或距离过远导致高频电流环路面积增大引入噪声。规则对于高速芯片的每个电源/地引脚至少使用两个过孔连接到平面并且去耦电容的接地过孔要独立、就近。不要忽视“安静”的电源引脚。像VDDIT,VDDPT这些为内部PLL或模拟电路供电的引脚对噪声更敏感。数据手册建议可以用磁珠或小电阻如0Ω从主电源隔离出来并搭配更精细的LC滤波。这个细节在信号抖动要求极高的场合如高分辨率显示能带来质变。说到底设计DS90C241/124这样的高速链路就是把数据手册上的原理图通过严谨的PCB布局、合理的参数选择和耐心的调试变成一块稳定可靠的电路板。预加重和AC耦合是其中最灵活、也最考验经验的两个环节。多动手测多对比眼图积累下来的手感比任何理论都管用。
LVDS高速信号完整性设计：预加重与AC耦合实战解析
1. 项目概述与核心价值在嵌入式显示、工业相机或者车载信息娱乐系统这类项目中我们常常需要把一堆并行的RGB数据和控制信号从主控板“搬运”到几米甚至十米开外的显示屏或接收端。直接用几十根线拉过去线束又粗又重成本高还容易受干扰。这时候像TI的DS90C241/DS90C124这样的SERDES串行器/解串器芯片就成了救星它们能把24位并行数据压缩成一对差分信号LVDS传出去大大简化了布线。但问题来了信号在电缆或长距离PCB走线上跑就像声音在空气中传播会衰减一样高频分量损失尤其严重导致信号边沿变缓、眼图闭合最终就是屏幕花屏、数据出错。我遇到过不少新手工程师照着典型电路把芯片焊上短线测试没问题一旦换上长电缆立马抓瞎问题往往就出在没吃透“预加重”和“AC耦合”这两个关键设计上。这篇文章我就结合DS90C241/124这颗经典芯片把预加重和AC耦合这两个确保高速信号完整性的“内功心法”掰开揉碎了讲清楚。这不是简单的数据手册翻译而是基于我多次在显示驱动板和工业通信模块上实战踩坑后总结出的设计要点、参数计算和调试心得。无论你是正在设计第一块带LVDS接口的板卡还是遇到了传输距离不达标、信号质量差的难题这里面的内容都能给你提供直接的参考和解决思路。2. 预加重Pre-Emphasis功能深度解析2.1 预加重是什么为什么需要它你可以把LVDS信号想象成一辆在崎岖山路传输线上行驶的赛车。山路本身有摩擦和起伏电缆的损耗尤其是遇到急弯信号高频跳变时车速信号幅度很容易掉下来。预加重就是在赛车过弯前猛地踩一脚油门注入额外电流用短暂的爆发力来抵消山路带来的减速效应确保过弯时速度信号边沿依然凌厉。从原理上讲传输线尤其是电缆对信号的衰减不是均匀的其特性类似于一个低通滤波器频率越高的成分衰减得越厉害。这导致代表数据跳变的陡峭边沿富含高频能量在传输后变得平缓产生码间干扰ISI在示波器上观察眼图就是眼睛的高度和宽度都变小了。DS90C241的预加重功能就是针对这个问题的“动态补偿器”。它在数据发生跳变从0到1或从1到0的瞬间短暂地增大LVDS驱动器的输出电流。这个额外的电流会在接收端DS90C124产生一个瞬间的过冲恰好用来补偿传输过程中高频分量的损失从而让接收端看到的信号边沿更陡峭眼图张开得更充分。2.2 DS90C241预加重电路与参数计算DS90C241的预加重功能通过一个外部电阻Rpre来调节强度这是其设计巧妙之处提供了极大的灵活性。具体连接是将Rpre电阻一端接在芯片的PRE引脚另一端直接连接到Vss地。核心公式与解读数据手册给出的关系是PRE (Rpre ≥ 3 kΩ); IMAX [(1.2 / Rpre) × 20]。 这句话需要拆解理解使能条件Rpre ≥ 3 kΩ。这意味着当Rpre电阻大于或等于3kΩ时预加重功能实际上是关闭的。因为此时流入PRE引脚的电流很小内部电路判定为不启用预加重。如果你想禁用预加重最简单的方法就是将PRE引脚悬空Floating或接一个≥3kΩ的电阻到地。电流计算IMAX [(1.2 / Rpre) × 20]。这是预加重强度的核心计算公式。1.2是芯片内部的一个基准电压源单位伏特V。Rpre是你连接的外部电阻值单位千欧姆kΩ。公式计算结果IMAX的单位是微安µA。它代表在信号跳变期间LVDS驱动器在原有静态电流基础上额外增加的峰值电流。举个例子如果你希望获得中等强度的预加重选择Rpre 1.2 kΩ。 那么IMAX (1.2 / 1.2) × 20 1 × 20 20 µA。 这意味着在跳变沿驱动电流会额外增加20µA。这个额外的电流会转化为电压过冲补偿线路损耗。如何选择Rpre的值数据手册没有给出固定的对应表因为这严重依赖于你的传输介质和距离。但我们可以遵循以下原则传输距离越长、电缆质量越差损耗越大需要更强的预加重应选择更小的Rpre值如680Ω 1kΩ。Rpre越小根据公式IMAX越大补偿力度越强。传输距离短0.5米、PCB走线质量好可以禁用预加重Rpre ≥ 3kΩ或悬空。额外的预加重反而可能引入过冲和振铃增加EMI。从保守开始在不确定的情况下可以先从较大的阻值开始尝试例如2.2kΩ观察眼图再逐步减小电阻直到获得干净、张开充分的眼图且没有明显的过冲。实操心得预加重的“副作用”与权衡预加重不是“大力出奇迹”。过强的预加重Rpre值过小会带来明显问题过冲与振铃在接收端信号上产生明显的上冲或下冲这可能超过接收器的共模输入范围甚至导致误触发。电磁干扰EMI增大快速的电流变化和电压过冲会产生更丰富的高频谐波导致EMI测试更难通过。功耗增加额外的驱动电流意味着更高的动态功耗。 因此最佳实践是“按需补偿”。务必使用高速示波器带宽至少是信号速率的3-5倍配合差分探头直接在接收端DS90C124的RIN/-引脚测量眼图。调整Rpre的目标是找到一个“甜点”使眼图的高度和宽度最大同时过冲控制在信号幅度的10%-20%以内。2.3 预加重实战配置步骤硬件准备在PCB设计时在DS90C241的PRE引脚附近预留一个0603或0805封装的贴片电阻位并连接到地。强烈建议使用一个0Ω电阻或小阻值电阻作为默认配置而不是直接布线。这样便于后续调试和更换。初始值估算如果传输距离未知或需要调试可以先焊接一个1.5kΩ的电阻。如果已知使用1-2米的标准双绞线电缆可以从1.2kΩ开始尝试。如果用于极短的板内连接10cm可以直接焊接一个3.3kΩ或4.7kΩ电阻来禁用预加重。测量与调试给系统发送一个典型的测试图案比如0xAAAA或0x5555交替的0101模式这种模式高频成分最丰富对信号完整性挑战最大。用差分探头点在接收端芯片的RIN和RIN-引脚注意是引脚上不是远端测量差分信号。打开示波器的眼图模板或眼图分析功能。观察眼图的张开度。如果眼图“眯成一条缝”说明损耗严重需要减小Rpre增大预加重。如果眼图有过大的过冲和振铃则需要增大Rpre。更换不同阻值的电阻直到眼图清晰、稳定。3. AC耦合与接收端终端网络设计精要3.1 为什么需要AC耦合AC耦合简单说就是在传输路径上串联电容隔断直流只允许交流信号通过。在DS90C241/124的应用中AC耦合有三大核心价值电平移位发送端DS90C241和接收端DS90C124可能工作在不同的共模电压下。AC耦合电容可以隔离双方的直流偏置避免直流电流流动保护器件。共模噪声抑制传输线尤其是长电缆会拾取环境噪声这些声通常是共模的同时作用于LVDS的正负线。AC耦合结合差分接收能极大地抑制这类共模干扰。简化系统设计芯片内部集成了DC平衡编码如8B/10B类机制确保数据流中0和1的数量大致平衡直流分量恒定这使得可以使用简单的AC耦合电容来实现互联无需复杂的偏置电路。3.2 AC耦合电容的选择与布局要点数据手册明确推荐使用100 nF (0.1 µF)的电容这是经过权衡的通用值。容值选择100 nF对于LVDS信号数十MHz到数百MHz的阻抗足够小Zc 1/(2πfC)不会对信号造成明显衰减。容量太大则电容体积大寄生电感也大容量太小则低频分量衰减大。100nF是一个很好的折中点。电容类型必须使用高频特性好的多层陶瓷电容MLCC。推荐NPO (COG) 或 X7R材质。NPO的温度稳定性和高频损耗特性最佳是首选。X7R成本更低性能也能满足大多数应用。耐压值至少选择50V DC耐压的型号。这并非因为信号电压高而是为了提升系统级的ESD静电放电耐受能力。更高的耐压通常意味着更厚的介质能承受更高的瞬间电压。封装与布局这是最容易出错的地方封装务必选择最小尺寸的封装如0402或0603。封装越小电容本身的寄生电感ESL越小对高速信号的阻碍越小。布局两个AC耦合电容C9, C10必须紧贴DS90C241的输出引脚DOUT, DOUT-和DS90C124的输入引脚RIN, RIN-放置。目标是让电容到芯片引脚的走线最短绝对不要将电容放在电缆连接器附近再长距离引回芯片。电容的接地端如果是两端器件则另一端的过孔要就近打孔连接到地平面形成最小回流路径。3.3 接收端终端电阻的三种配置方案详解DS90C124的输入级内置了AC偏置网络将内部共模电压设置在1.2V。这给了我们三种终端匹配方案各有优劣。方案1标准100Ω差分终端这是最经典、最常用的方案如图19所示。接法在接收端芯片的RIN和RIN-引脚之间直接并联一个精度为1%的100Ω贴片电阻。原理LVDS传输线的特征阻抗通常是100Ω。在接收端并联一个100Ω电阻目的是为了消除信号反射。当信号到达传输线末端时如果阻抗匹配能量会被电阻全部吸收不会反射回去造成振铃和失真。优点电路最简单元件最少成本最低。在大多数噪声环境不极端、电缆长度适中的应用中表现良好。缺点对共模噪声的抑制完全依赖于接收器本身的共模抑制比CMRR。方案2增强型EMI抑制终端如图20所示这个方案在标准终端基础上增加了共模噪声泄放路径。接法用两个精度为1%的50Ω电阻串联在RIN和RIN-之间中点通过一个4.7 nF电容接地。原理两个50Ω电阻串联对差分信号而言终端阻抗依然是100Ω保证了阻抗匹配。增加的4.7nF电容为高频共模噪声提供了一个到地的低阻抗通路。任何同时出现在两条信号线上的噪声共模噪声可以通过这个电容被短路到地而不会进入接收器。优点能显著提高系统在嘈杂环境下的抗干扰能力尤其适合工业环境或长电缆应用。缺点增加了两个元件。电容的取值不关键4.7nF是推荐值但需要确保其封装小如0603且接地路径电感极小。方案3高噪声环境下的强偏置终端如图21所示这是抗干扰能力最强的方案适用于电机驱动、电源开关附近等极端噪声环境。接法在方案2两个50Ω电阻加4.7nF电容的基础上再从中点通过一个上拉电阻Rpullup接到电源VDD通常3.3V并通过一个下拉电阻Rpulldown接到地。原理保留了方案2的差分匹配和共模滤波。增加的上下拉电阻形成了一个分压网络将中点的直流电位偏置在1.2V。这个1.2V与接收器内部的共模电压一致。这个强力的直流偏置路径为低频乃至直流的共模噪声提供了强有力的泄放通道同时将输入信号的中心电平牢牢钳位在最佳工作点。电阻计算为了将中点偏置在1.2V需要根据电源电压VDD计算电阻比值。公式为Vmid VDD * (Rpulldown / (Rpullup Rpulldown)) 1.2V。举例1中等强度VDD3.3V 取 Rpulldown750Ω 则 Rpullup Rpulldown * (VDD / Vmid - 1) 750 * (3.3/1.2 - 1) ≈ 750 * (2.75 - 1) 750 * 1.75 ≈1.31 kΩ。可以选择标准值1.3kΩ。举例2最强偏置VDD3.3V 取 Rpulldown75Ω 则 Rpullup 75 * (3.3/1.2 - 1) ≈ 75 * 1.75 ≈131.25 Ω。可以选择标准值130Ω。优点提供了最强的共模噪声抑制和直流偏置稳定性。缺点电路最复杂增加了静态功耗电流从VDD经电阻流到地。电阻值越小功耗越大。例如举例2中静态电流约为 (3.3V - 1.2V)/130Ω ≈ 16 mA功耗约34mW需要评估系统功耗预算。设计决策指南如何选择终端方案实验室环境、短距离背板连接直接使用方案1100Ω电阻。简单可靠。工业控制、中等长度电缆1-5米、有一定噪声推荐使用方案250Ω50Ω4.7nF。它能有效抑制电缆拾取的高频共模噪声且增加的成本和复杂度可控。强干扰环境如变频器旁、车载环境、或使用非屏蔽电缆进行长距离传输必须考虑方案3。它能应对复杂的接地电位差和低频噪声是系统稳定性的重要保障。选择电阻值时需在噪声抑制能力和静态功耗之间取得平衡。4. 系统级设计、布局与调试实战4.1 电源去耦与PCB布局黄金法则高速数字芯片的稳定运行一半靠电路设计另一半靠PCB布局。DS90C241/124这类高速SERDES对电源噪声极其敏感。电源去耦策略分层电容组必须采用多容值并联的去耦方案以覆盖从低频到高频的噪声。大容量储能10-100µF钽电容或电解电容放在板级电源入口处应对低频电流波动。中频去耦2.2µF - 10µF陶瓷电容放在芯片的电源引脚附近应对芯片工作频率范围内的噪声。高频去耦0.01µF - 0.1µF陶瓷电容必须使用小封装0402/0603的X7R/NPO电容尽可能靠近每一个电源引脚VDD, VDDL, VDDPT等放置。这是滤除数百MHz高频噪声的关键。布局细节电容摆放对于同一个电源引脚如果放了多个电容容值最小的那个要离引脚最近。过孔连接电源引脚和地引脚应通过多个过孔直接连接到电源平面和地平面。去耦电容的接地端也应通过独立的过孔就近连接到地平面与芯片地引脚形成最短的环路。LVDS差分走线规则阻抗控制必须设计为100Ω 差分阻抗。这需要与PCB板厂沟通根据你的叠板材、层厚计算出合适的线宽和线间距。等长与紧耦合差分对内的两条走线DOUT和DOUT- RIN和RIN-必须严格等长长度差控制在5mil以内并且走线要紧密平行。紧耦合能确保外界干扰同时作用于两条线使其作为共模噪声被接收器抑制。“3W”原则为了减少差分对之间的串扰相邻差分对的间距应至少是单条走线宽度的3倍。远离干扰源LVDS差分线必须远离任何数字噪声源如时钟线、PWM信号、开关电源电路。至少保持20-30mil的间距必要时在中间铺设地线进行隔离。终端电阻放置无论是发送端的匹配电阻如果需要还是接收端的终端电阻上述方案中的100Ω或50Ω电阻都必须极其靠近芯片的相应引脚放置最大限度缩短“桩线”Stub的长度。4.2 上电时序、模式控制与信号测量上电与使能时序虽然DS90C241/124没有严格的上电顺序要求但良好的实践是先建立稳定的电源3.3V。然后释放复位或使能信号将TPWDNB和RPWDNB拉高。芯片内部的PLL需要一段时间来锁定参考时钟TCLK。在此期间输出处于高阻态。必须等待PLL锁定完成可通过DS90C124的LOCK引脚判断后再开始传输有效数据。控制引脚配置DEN/REN通常直接上拉至高电平使能芯片常开。如果需要软件控制通道开关可由GPIO控制。TRFB/RRFB选择数据在时钟的上升沿还是下降沿被锁存。根据你的主控芯片时序要求设置通常设为高电平上升沿。VODSEL选择LVDS输出信号的摆幅。低电平为标准摆幅~400mV高电平为高摆幅~600mV。高摆幅有助于对抗更严重的损耗但功耗和EMI会略高。对于10米以内应用标准摆幅通常足够。信号完整性测量工具必须使用高速差分探头。单端探头会引入巨大的负载破坏信号本身。测量点务必在接收端芯片的引脚上测量而不是在电缆的另一头。这样才能真实评估到达接收器的信号质量。观察眼图使用示波器的眼图功能。发送一个最恶劣的测试码型如PRBS7或交替的0xAA/0x55。眼高反映了信号的幅度衰减和噪声。眼宽反映了码间干扰和抖动。清晰、张开的眼图是系统稳定的直观证明。评估预加重效果在调整Rpre电阻时同步观察眼图的变化。目标是找到眼图最干净、张开最大的点。5. 常见问题排查与实战经验分享5.1 问题速查表现象可能原因排查步骤与解决方案屏幕花屏、闪烁、数据错误1. 信号完整性差眼图闭合2. 终端匹配错误3. 电源噪声大1.测量眼图在接收端测量检查眼高、眼宽是否足够。2.检查终端电阻确认阻值是否为100Ω或方案2/3且焊接良好靠近芯片。3.检查AC耦合电容是否为100nFNPO/X7R材质封装是否足够小0603/0402。4.测量电源纹波用示波器检查芯片电源引脚上的噪声是否过大应50mVpp。传输距离不达标1. 预加重未启用或强度不足2. 电缆质量差或阻抗不匹配3. LVDS输出摆幅不足1.检查PRE引脚确认Rpre电阻已正确焊接且阻值合适尝试减小阻值。2.检查电缆使用阻抗匹配良好的双绞线或屏蔽差分线。3.尝试提高摆幅将VODSEL引脚拉高使用高摆幅模式。LOCK信号不稳定或无法锁定1. 参考时钟TCLK质量差2. 电源不稳定3. 输入信号幅度太低或失真1.测量TCLK检查频率是否准确抖动是否过大边沿是否陡峭。2.检查电源去耦确保所有去耦电容已正确焊接尤其是靠近芯片的小电容。3.检查输入信号确保发送给DS90C241的并行数据和时钟信号干净、无过冲。系统EMI测试失败1. 预加路过强导致过冲2. LVDS差分线布线不佳辐射大3. 电源噪声通过电缆辐射1.调整预加重适当增大Rpre电阻减小过冲。2.审查PCB布局确保差分线紧耦合、等长并远离其他信号线。3.考虑使用方案2终端增加4.7nF电容到地吸收共模噪声。4.电缆屏蔽层确保电缆屏蔽层在两端良好接地。5.2 来自实战的“坑”与技巧“无声的杀手”AC耦合电容的寄生电感。我曾遇到一个案子所有设计都照搬手册但10米传输就是不稳定。最后用网络分析仪测了一下那个“普通的”0805封装100nF电容发现在几百MHz时阻抗竟然不降反升原因是封装寄生电感太大。教训高速路径上的电容无条件选择最小封装0402是王道并优先选择NPO材质。终端电阻的“隐藏位置”。有一次调试眼图在芯片引脚处很好但一到连接器就变形。发现终端电阻虽然放在了接收芯片旁边但到芯片引脚还有一段几毫米的细线。这段“桩线”相当于一个电感破坏了匹配。技巧终端电阻的摆放要像对待芯片的引脚一样用最短、最宽的走线直接连接最好放在芯片引脚的正下方多层板情况下。预加重电阻的“调试艺术”。不要指望一次选对Rpre。我的方法是准备一个从100Ω到3kΩ的电阻包。先上一个中间值如1kΩ测眼图。如果眼图有闭合趋势就换更小的电阻如680Ω如果眼图有过冲就换更大的电阻如1.5kΩ。记住最佳值往往不是一个让眼图“最胖”的值而是一个让眼图在“张开度”和“过冲”之间取得平衡的值。有时为了通过EMI需要牺牲一点点眼宽来换取更干净的边沿。电源平面的“虚假繁荣”。四层板有完整的地平面和电源平面是基础但关键是要确保芯片的每个电源引脚都能通过低阻抗路径连接到这些平面。我见过很多设计虽然打了过孔但过孔数量不足或距离过远导致高频电流环路面积增大引入噪声。规则对于高速芯片的每个电源/地引脚至少使用两个过孔连接到平面并且去耦电容的接地过孔要独立、就近。不要忽视“安静”的电源引脚。像VDDIT,VDDPT这些为内部PLL或模拟电路供电的引脚对噪声更敏感。数据手册建议可以用磁珠或小电阻如0Ω从主电源隔离出来并搭配更精细的LC滤波。这个细节在信号抖动要求极高的场合如高分辨率显示能带来质变。说到底设计DS90C241/124这样的高速链路就是把数据手册上的原理图通过严谨的PCB布局、合理的参数选择和耐心的调试变成一块稳定可靠的电路板。预加重和AC耦合是其中最灵活、也最考验经验的两个环节。多动手测多对比眼图积累下来的手感比任何理论都管用。
