1. 项目概述为什么需要DS99R421这样的接口转换器在嵌入式显示系统、工业相机或者车载中控屏的设计中工程师们常常会遇到一个头疼的问题主控芯片比如早期的FPGA或某些专用处理器输出的视频信号是标准的FPD-Link格式而下游的显示屏或图像处理单元却要求接收高速串行LVDS信号。这两种接口虽然都基于LVDS物理层但协议和通道数量完全不同直接连接就是“鸡同鸭讲”。这就好比你的手机是Type-C接口而充电器却是Micro USB不经过转换器根本无法工作。DS99R421就是为解决这个“协议翻译”问题而生的专用芯片。它的核心任务非常明确将一路包含3对LVDS数据线和1对LVDS时钟线的FPD-Link视频流总计21位并行数据包含18位RGB和3位控制信号再加上最多3路低速的LVCMOS信号打包、编码转换成一路高速的、串行化的LVDS数据流。这样做的好处是巨大的——将原本需要7对差分线4对数据3对控制的接口精简到只需要1对差分线。线缆数量减少了86%连接器的尺寸和成本随之大幅下降系统的抗干扰能力和在狭小空间内的布线灵活性却得到了显著提升。我经手过不少从传统并行RGB接口升级到串行接口的项目DS99R421这类串行器/解串器SerDes芯片往往是关键。它支持的像素时钟频率从5MHz到43MHz对应的串行链路速率最高可达1.2Gbps足以应对1280x48060Hz这类中等分辨率的显示需求。更关键的是它通过随机化、加扰和直流平衡编码让串行数据流更适合通过AC耦合电容进行长距离官方宣称最长10米屏蔽双绞线传输同时内置了预加重Pre-Emphasis和内置自测试BIST功能为系统级的信号完整性和生产测试提供了便利。接下来我们就深入这颗芯片的内部看看它是如何完成这项“化繁为简”的高难度任务的。2. 核心工作原理与数据流拆解要理解DS99R421不能只看它是个“黑盒子”转换器。我们必须拆解它的数据通路和处理流程明白每一个环节的设计意图这样才能在后续的硬件设计和调试中有的放矢。2.1 FPD-Link输入接口解析DS99R421的输入端对接的是一个标准的FPD-Link发射器例如常见的DS90C365A。这个接口包含3对LVDS数据通道 (RxIN0±, RxIN1±, RxIN2±)每对差分线在一个像素时钟周期内传输7位数据采用嵌入式时钟技术。3对线总共传输21位数据。1对LVDS时钟通道 (RxCLKIN±)提供像素同步时钟。3路LVCMOS信号 (OS[2:0])这是可选的“超额采样”信号用于传输像背光控制、触摸中断之类的低速控制信号。这21位并行数据具体包含了什么对于一个典型的18位RGB666视频流来说它包含了R[5:0], G[5:0], B[5:0]共18位颜色数据。HSYNC (行同步), VSYNC (场同步), DE (数据使能)3位视频时序控制信号。芯片内部首先会锁定输入的LVDS时钟RxCLKIN并用这个时钟去采样3对LVDS数据线恢复出这21位并行数据。同时它还会在同一个时钟域内采样OS[2:0]这三路LVCMOS信号。至此一个像素周期内需要传输的所有信息24位213就准备就绪了。注意这里的“锁定”是指芯片内部的时钟数据恢复CDR电路与输入时钟同步的过程。如果输入的LVDS时钟不稳定或幅度不足芯片将无法锁定后续所有功能都会失效。因此确保FPD-Link源端信号质量是第一步也是最关键的一步。2.2 串行化与编码引擎这是DS99R421的技术核心。它并不是简单地把24位数据并串转换就扔出去而是进行了一系列精心的“包装”目的是让串行信号在长距离传输中更“强壮”。随机化 (Randomization)将数据流与一个伪随机序列进行异或操作。这一步的目的是打散数据中可能出现的长时间连续的“0”或“1”序列。连续的相同电平会导致信号频谱能量集中在低频不利于通过AC耦合电容也容易引起接收端基线漂移。加扰 (Scrambling)使用一个特定的多项式对数据进行处理进一步平滑数据流的频谱分布减少电磁干扰EMI。直流平衡 (DC Balancing)编码器会监控数据流中的“0”和“1”的数量通过插入特定的控制位确保在较长的一段时间内“0”和“1”的数量基本相等。这使得信号的直流分量趋于零非常适合AC耦合传输因为AC耦合电容会阻断直流。时钟嵌入与链路控制除了24位有效数据串行器每个像素时钟周期还会插入4位开销位。这4位用于嵌入时钟信息方便接收端CDR恢复时钟和传输链路控制状态如链路训练、BIST模式标识等。经过以上四步处理原本的24位并行数据被转换成一个28位的“数据帧”。在43MHz像素时钟下串行链路的实际比特率就是 43MHz * 28 1.204 Gbps约等于1.2Gbps。虽然传输了28位但只有25位是有效信息18 RGB 3 控制 3 OS 1 隐含的时钟因此链路效率约为 25/28 ≈ 89%。这个效率在SerDes设计中是相当不错的牺牲少量带宽换来了极高的传输鲁棒性。2.3 与解串器DS90UR124的协同工作DS99R421必须与它的“另一半”——解串器DS90UR124配对使用。整个链路的工作流程可以概括为上电与初始化系统上电后DS99R421首先尝试锁定输入的FPD-Link时钟RxCLKIN。在锁定期间其串行输出DOUT±处于高阻态。链路建立一旦DS99R421锁定它就开始向链路发送包含训练序列的串行数据。远端的DS90UR124上电后会尝试锁定这个串行数据流。锁定成功后DS90UR124会将其LOCK引脚拉高并开始输出有效的24位并行数据和恢复出的像素时钟。数据传输链路建立后视频数据开始稳定传输。DS99R421持续将FPD-Link数据打包、编码、串行化发出DS90UR124则执行逆过程时钟恢复、解串、解码最终还原出并行数据。这里有一个非常重要的实操心得整个系统的启动时间是DS99R421的PLL锁定时间、DS90UR124的PLL锁定时间以及链路训练时间之和。在系统设计时主控处理器必须在给显示屏发送视频数据前留出足够的启动延时通常需要几十毫秒等待DS90UR124的LOCK信号变高。盲目提前发送数据会导致屏上显示乱码或无显示。3. 关键功能配置与硬件设计要点数据手册读起来往往比较枯燥但里面藏着的每一个配置引脚和参数都对应着实际设计中的一个坑。下面我把DS99R421几个关键功能的设计要点掰开揉碎了讲。3.1 预加重Pre-Emphasis功能详解与配置信号在电缆中传输会有损耗频率越高损耗越大。这会导致信号边沿变得圆滑眼图闭合误码率上升。预加重就是为了补偿这种高频损耗。原理在信号发生跳变从0到1或从1到0时驱动器会在短时间内注入一个更强的电流让跳变边沿变得更“陡峭”以抵消电缆对高频分量的衰减。如何启用DS99R421的PRE引脚是预加重的使能和强度控制端。如果不需要预加重直接让PRE引脚悬空即可。如果需要则在PRE引脚和地Vss之间连接一个电阻Rpre。电阻值计算预加重增加的电流 I_pe 48 / Rpre (mA)。例如Rpre 15kΩ则 I_pe 3.2mA。电阻值必须在6kΩ到100MΩ之间小于6kΩ可能会损坏芯片。配置策略短距离1米或PCB板内走线通常不需要预加重PRE悬空。开启不必要的预加重反而会在接收端产生过冲/下冲引入噪声。中等距离1-5米需要根据实际电缆型号和速率通过测量接收端眼图来调整Rpre值。可以从几十kΩ开始尝试。长距离5-10米通常需要较强的预加重Rpre值可能小到10kΩ左右。实测技巧最可靠的方法是在接收端DS90UR124的RIN±引脚处用高速示波器测量眼图。目标是获得一个张开度大、噪声容限高的“眼睛”。调整Rpre直到眼图质量最佳。记住一个原则预加重不是越大越好过度的预加重会恶化信号质量。3.2 输出差分电压VOD选择VODSEL引脚用于选择输出差分信号的幅度。VODSEL LOW正常输出幅度典型值350mV。适用于绝大多数情况尤其是板内互连和短电缆。VODSEL HIGH高输出幅度。这会增加驱动电流提高输出信号的幅度用于驱动特别长的电缆或损耗极高的传输介质。选择建议除非你的传输线损耗非常大且在最大预加重下眼图仍然不理想否则优先使用LOW模式。高VOD模式会增加功耗和EMI。3.3 内置自测试BIST功能实战指南BIST是DS99R421/DS90UR124芯片组一个极其有用的功能它让你能在不连接昂贵的误码率测试仪的情况下在生产线上或现场快速诊断高速串行链路的好坏。BIST工作模式配置表控制引脚 (DS90UR124)状态功能描述BISTENHIGH使能BIST模式。DS90UR124进入自测试状态。BISTMLOW错误状态模式。ROUT[23:0]的每一位直接反映对应通道的实时误码情况有误码为低需查手册确认极性通常错误时输出有效。BISTMHIGH错误计数累加模式。ROUT[7:0]作为一个8位计数器输出0-255的误码累计值。BIST测试执行流程配置将DS90UR124的BISTEN拉高选择BISTM模式错误状态或计数模式。激活将DS99R421的BISTEN引脚拉高。此时DS99R421会忽略所有外部输入RxIN和OS转而内部生成一个已知的伪随机二进制序列PRBS数据流并通过串行链路发送出去。测试DS90UR124接收到这个PRBS流后内部校验电路会将其与本地生成的相同PRBS序列进行逐位比对。判读在错误状态模式下你可以并行监测24位输出线任何位出现异常跳变对比正常数据流即表示该位对应的传输通道存在误码。在错误计数累加模式下读取ROUT[7:0]的计数值。如果为0表示链路无误码或误码率极低如果数值不断增加说明链路存在误码。最终DS90UR124的PASS引脚会给出总结性判断。只有当其PLL锁定且测得的误码率低于1x10⁻⁹时PASS引脚才会从低电平跳变到高电平表示“测试通过”。重要提示进行BIST测试时必须给DS99R421提供正常的RxCLKIN时钟信号BIST测试的是物理链路串行器仍然需要参考时钟来工作。很多工程师第一次用BIST时忘了给时钟导致测试无法启动。3.4 电源、去耦与PCB布局黄金法则高速数字模拟混合芯片的稳定性一半靠设计一半靠布局。DS99R421有多个电源引脚VDDIN, VDDSER, VDDDR, VDDD等虽然它们通常可以接到同一个3.3V平面但去耦策略至关重要。去耦电容配置每个电源引脚至少放置一个0.1µF的陶瓷电容X7R或NPO材质0603封装尽可能靠近引脚放置用短而粗的走线或过孔连接到电源和地平面。这是为了滤除高频噪声。电源入口处每组电源如模拟电源、数字电源应增加一个2.2µF到10µF的钽电容或陶瓷电容用于滤除低频噪声。整体电源在板卡电源入口处建议放置一个47µF到100µF的电解电容作为大容量储能。PCB布局核心原则至少4层板这是底线。推荐层叠顶层信号、地层、电源层、底层信号。完整的地平面是高速信号回流和屏蔽的基础。LVDS差分对必须严格按100Ω差分阻抗设计。使用SI9000这类工具计算线宽和间距。遵循3W原则线间距至少是线宽的3倍以减少对间串扰。差分对内两条走线的长度差要控制在5mil以内以减少时序偏差。隔离将LVDS高速信号尤其是串行输出DOUT±远离任何LVCMOS时钟或数字信号线至少保持3倍线宽的距离。防止噪声耦合。终端电阻与AC耦合电容串行输出端的100Ω终端电阻必须紧靠DS99R421的DOUT±引脚放置。AC耦合电容通常为100nFNPO材质也必须紧靠终端电阻放置。电容的接地端要通过低阻抗路径多个过孔连接到完整的地平面。接收端终端选项对于DS90UR124的输入手册给出了三种终端方案。对于大多数应用选项1单个100Ω电阻跨接在RIN±最简单有效。如果环境噪声较大可以考虑选项2两个50Ω电阻加中心对地电容它能更好地抑制高频共模噪声。4. 典型应用电路设计与调试实录理论说得再多不如一张原理图来得实在。下面我们基于手册中的典型应用聊聊实际设计、焊接和调试中会遇到的那些“坑”。4.1 原理图设计要点参照手册Figure 15以下引脚连接需要特别注意DEN (数据使能)如果不需要使能控制直接上拉到3.3V。拉高时串行器正常输出拉低时输出呈高阻态。可用于多器件共享总线或快速关断输出。PWDNB (电源关断)低电平有效。拉低时芯片进入休眠模式功耗降至微安级。正常工作时必须拉高。建议通过MCU的GPIO控制便于电源管理。RESRVD[4] (保留引脚)共有4个必须全部接地。这是硬性规定浮空可能导致芯片工作异常。OS[2:0] (超额采样输入)如果不使用由于内部有下拉电阻可以悬空。如果使用务必确保输入信号的频率低于像素时钟的1/5否则会因为采样率不足导致信号失真。电源网络虽然多个VDD可以共用3.3V但建议用磁珠或0Ω电阻将模拟电源如为PLL供电的和数字电源进行简单隔离并在隔离后的两侧分别布置去耦电容。4.2 上电与链路启动失败排查这是调试阶段最常见的问题。现象屏不亮DS90UR124的LOCK引脚为低。排查步骤查电源首先用万用表测量DS99R421和DS90UR124的所有电源引脚确认3.3V电压稳定、无误。查基础配置确认PWDNB为高DEN为高RESRVD引脚全部接地BISTEN为低非测试模式。查时钟用示波器测量DS99R421的RxCLKIN±引脚。必须有幅值约350mV、频率正确的差分时钟信号。如果没有问题出在前级FPD-Link源端。查输入数据用示波器测量RxIN0±, RxIN1±, RxIN2±。应该能看到与时钟同步的LVDS数据活动。如果数据线静止检查源端是否已开始发送视频数据。查串行输出如果输入时钟和数据都正常但LOCK不亮测量DS99R421的DOUT±。此时应该能看到高速的串行差分信号需要用高速示波器或眼图仪。如果看不到检查芯片是否焊接完好终端电阻和AC耦合电容是否连接正确。查链路如果DOUT±有信号但DS90UR124仍不锁定问题可能出在传输线或接收端。检查连接电缆是否完好阻抗是否匹配。测量DS90UR124的RIN±引脚处的信号看是否因电缆损耗变得太差。此时可以尝试调整DS99R421的预加重电阻Rpre。利用BIST隔离问题如果正常视频模式不通可以尝试启用BIST模式。如果BIST测试能通过PASS灯亮说明物理链路和两颗芯片本身是好的问题很可能出在数据映射Color Mapping或源端视频时序上。如果BIST也不通那问题就是物理层电源、时钟、链路、焊接。4.3 颜色错乱或控制信号错误排查如果屏幕能亮但显示颜色不对比如红色和蓝色互换或者行场不同步这几乎100%是数据映射Color Mapping错误。根源DS99R421将FPD-Link的21位数据按固定顺序接收并打包。DS90UR124解串后按固定顺序输出24位并行数据。你需要确保屏的驱动芯片接收数据的引脚顺序与DS90UR124输出的位顺序严格对应。解决方法仔细对照DS99R421手册中的Figure 12. FPD-Link LVDS Input Mapping和Figure 13. LVDS Data Mapping Diagram。这两张图清晰地说明了FPD-Link的哪一对数据线、哪一个位对应到解串后输出总线的哪一个位置。你必须根据这两张图以及你屏的驱动IC手册来定义和检查PCB上从DS90UR124输出到屏驱动IC输入的连线表。这是一个需要极度细心的工作连线画错一位颜色就全乱了。4.4 长距离传输稳定性优化当传输距离接近10米极限时信号完整性挑战最大。电缆选择务必使用阻抗为100Ω的屏蔽双绞线STP。屏蔽层要良好接地。预加重调优这是最关键的手段。在接收端测量眼图逐步减小Rpre电阻值增大预加重电流直到眼图的张开度最大、最清晰。注意观察过冲避免矫枉过正。启用高VOD如果预加重调到最大眼图仍不理想可以尝试将VODSEL拉高增大输出信号幅度。接收端终端考虑采用手册中的终端选项2或3特别是选项3带偏置的电阻分压网络可以为共模噪声提供一个低阻抗泄放路径在高噪声环境中效果显著。电源完整性长距离传输时两端设备的共地可能变差。确保两端电源干净且地线连接可靠。可以考虑在差分线两端使用共模扼流圈CMC来进一步抑制共模噪声。调试高速串行链路示波器最好是带高级眼图分析功能的是你最得力的伙伴。不要只盯着时域波形看打开眼图功能它能最直观地告诉你信号的质量、抖动和噪声容限。通过调整预加重、检查终端看着眼图从一条线慢慢张开成一个清晰的“眼睛”这个过程本身就是一种工程师独有的成就感。DS99R421这颗芯片虽然有些年头但其设计理念和功能在今天的工业、车载显示领域依然非常实用和经典吃透它对你理解整个高速SerDes链路的设计大有裨益。
DS99R421 FPD-Link转高速LVDS串行器：原理、设计与调试全解析
1. 项目概述为什么需要DS99R421这样的接口转换器在嵌入式显示系统、工业相机或者车载中控屏的设计中工程师们常常会遇到一个头疼的问题主控芯片比如早期的FPGA或某些专用处理器输出的视频信号是标准的FPD-Link格式而下游的显示屏或图像处理单元却要求接收高速串行LVDS信号。这两种接口虽然都基于LVDS物理层但协议和通道数量完全不同直接连接就是“鸡同鸭讲”。这就好比你的手机是Type-C接口而充电器却是Micro USB不经过转换器根本无法工作。DS99R421就是为解决这个“协议翻译”问题而生的专用芯片。它的核心任务非常明确将一路包含3对LVDS数据线和1对LVDS时钟线的FPD-Link视频流总计21位并行数据包含18位RGB和3位控制信号再加上最多3路低速的LVCMOS信号打包、编码转换成一路高速的、串行化的LVDS数据流。这样做的好处是巨大的——将原本需要7对差分线4对数据3对控制的接口精简到只需要1对差分线。线缆数量减少了86%连接器的尺寸和成本随之大幅下降系统的抗干扰能力和在狭小空间内的布线灵活性却得到了显著提升。我经手过不少从传统并行RGB接口升级到串行接口的项目DS99R421这类串行器/解串器SerDes芯片往往是关键。它支持的像素时钟频率从5MHz到43MHz对应的串行链路速率最高可达1.2Gbps足以应对1280x48060Hz这类中等分辨率的显示需求。更关键的是它通过随机化、加扰和直流平衡编码让串行数据流更适合通过AC耦合电容进行长距离官方宣称最长10米屏蔽双绞线传输同时内置了预加重Pre-Emphasis和内置自测试BIST功能为系统级的信号完整性和生产测试提供了便利。接下来我们就深入这颗芯片的内部看看它是如何完成这项“化繁为简”的高难度任务的。2. 核心工作原理与数据流拆解要理解DS99R421不能只看它是个“黑盒子”转换器。我们必须拆解它的数据通路和处理流程明白每一个环节的设计意图这样才能在后续的硬件设计和调试中有的放矢。2.1 FPD-Link输入接口解析DS99R421的输入端对接的是一个标准的FPD-Link发射器例如常见的DS90C365A。这个接口包含3对LVDS数据通道 (RxIN0±, RxIN1±, RxIN2±)每对差分线在一个像素时钟周期内传输7位数据采用嵌入式时钟技术。3对线总共传输21位数据。1对LVDS时钟通道 (RxCLKIN±)提供像素同步时钟。3路LVCMOS信号 (OS[2:0])这是可选的“超额采样”信号用于传输像背光控制、触摸中断之类的低速控制信号。这21位并行数据具体包含了什么对于一个典型的18位RGB666视频流来说它包含了R[5:0], G[5:0], B[5:0]共18位颜色数据。HSYNC (行同步), VSYNC (场同步), DE (数据使能)3位视频时序控制信号。芯片内部首先会锁定输入的LVDS时钟RxCLKIN并用这个时钟去采样3对LVDS数据线恢复出这21位并行数据。同时它还会在同一个时钟域内采样OS[2:0]这三路LVCMOS信号。至此一个像素周期内需要传输的所有信息24位213就准备就绪了。注意这里的“锁定”是指芯片内部的时钟数据恢复CDR电路与输入时钟同步的过程。如果输入的LVDS时钟不稳定或幅度不足芯片将无法锁定后续所有功能都会失效。因此确保FPD-Link源端信号质量是第一步也是最关键的一步。2.2 串行化与编码引擎这是DS99R421的技术核心。它并不是简单地把24位数据并串转换就扔出去而是进行了一系列精心的“包装”目的是让串行信号在长距离传输中更“强壮”。随机化 (Randomization)将数据流与一个伪随机序列进行异或操作。这一步的目的是打散数据中可能出现的长时间连续的“0”或“1”序列。连续的相同电平会导致信号频谱能量集中在低频不利于通过AC耦合电容也容易引起接收端基线漂移。加扰 (Scrambling)使用一个特定的多项式对数据进行处理进一步平滑数据流的频谱分布减少电磁干扰EMI。直流平衡 (DC Balancing)编码器会监控数据流中的“0”和“1”的数量通过插入特定的控制位确保在较长的一段时间内“0”和“1”的数量基本相等。这使得信号的直流分量趋于零非常适合AC耦合传输因为AC耦合电容会阻断直流。时钟嵌入与链路控制除了24位有效数据串行器每个像素时钟周期还会插入4位开销位。这4位用于嵌入时钟信息方便接收端CDR恢复时钟和传输链路控制状态如链路训练、BIST模式标识等。经过以上四步处理原本的24位并行数据被转换成一个28位的“数据帧”。在43MHz像素时钟下串行链路的实际比特率就是 43MHz * 28 1.204 Gbps约等于1.2Gbps。虽然传输了28位但只有25位是有效信息18 RGB 3 控制 3 OS 1 隐含的时钟因此链路效率约为 25/28 ≈ 89%。这个效率在SerDes设计中是相当不错的牺牲少量带宽换来了极高的传输鲁棒性。2.3 与解串器DS90UR124的协同工作DS99R421必须与它的“另一半”——解串器DS90UR124配对使用。整个链路的工作流程可以概括为上电与初始化系统上电后DS99R421首先尝试锁定输入的FPD-Link时钟RxCLKIN。在锁定期间其串行输出DOUT±处于高阻态。链路建立一旦DS99R421锁定它就开始向链路发送包含训练序列的串行数据。远端的DS90UR124上电后会尝试锁定这个串行数据流。锁定成功后DS90UR124会将其LOCK引脚拉高并开始输出有效的24位并行数据和恢复出的像素时钟。数据传输链路建立后视频数据开始稳定传输。DS99R421持续将FPD-Link数据打包、编码、串行化发出DS90UR124则执行逆过程时钟恢复、解串、解码最终还原出并行数据。这里有一个非常重要的实操心得整个系统的启动时间是DS99R421的PLL锁定时间、DS90UR124的PLL锁定时间以及链路训练时间之和。在系统设计时主控处理器必须在给显示屏发送视频数据前留出足够的启动延时通常需要几十毫秒等待DS90UR124的LOCK信号变高。盲目提前发送数据会导致屏上显示乱码或无显示。3. 关键功能配置与硬件设计要点数据手册读起来往往比较枯燥但里面藏着的每一个配置引脚和参数都对应着实际设计中的一个坑。下面我把DS99R421几个关键功能的设计要点掰开揉碎了讲。3.1 预加重Pre-Emphasis功能详解与配置信号在电缆中传输会有损耗频率越高损耗越大。这会导致信号边沿变得圆滑眼图闭合误码率上升。预加重就是为了补偿这种高频损耗。原理在信号发生跳变从0到1或从1到0时驱动器会在短时间内注入一个更强的电流让跳变边沿变得更“陡峭”以抵消电缆对高频分量的衰减。如何启用DS99R421的PRE引脚是预加重的使能和强度控制端。如果不需要预加重直接让PRE引脚悬空即可。如果需要则在PRE引脚和地Vss之间连接一个电阻Rpre。电阻值计算预加重增加的电流 I_pe 48 / Rpre (mA)。例如Rpre 15kΩ则 I_pe 3.2mA。电阻值必须在6kΩ到100MΩ之间小于6kΩ可能会损坏芯片。配置策略短距离1米或PCB板内走线通常不需要预加重PRE悬空。开启不必要的预加重反而会在接收端产生过冲/下冲引入噪声。中等距离1-5米需要根据实际电缆型号和速率通过测量接收端眼图来调整Rpre值。可以从几十kΩ开始尝试。长距离5-10米通常需要较强的预加重Rpre值可能小到10kΩ左右。实测技巧最可靠的方法是在接收端DS90UR124的RIN±引脚处用高速示波器测量眼图。目标是获得一个张开度大、噪声容限高的“眼睛”。调整Rpre直到眼图质量最佳。记住一个原则预加重不是越大越好过度的预加重会恶化信号质量。3.2 输出差分电压VOD选择VODSEL引脚用于选择输出差分信号的幅度。VODSEL LOW正常输出幅度典型值350mV。适用于绝大多数情况尤其是板内互连和短电缆。VODSEL HIGH高输出幅度。这会增加驱动电流提高输出信号的幅度用于驱动特别长的电缆或损耗极高的传输介质。选择建议除非你的传输线损耗非常大且在最大预加重下眼图仍然不理想否则优先使用LOW模式。高VOD模式会增加功耗和EMI。3.3 内置自测试BIST功能实战指南BIST是DS99R421/DS90UR124芯片组一个极其有用的功能它让你能在不连接昂贵的误码率测试仪的情况下在生产线上或现场快速诊断高速串行链路的好坏。BIST工作模式配置表控制引脚 (DS90UR124)状态功能描述BISTENHIGH使能BIST模式。DS90UR124进入自测试状态。BISTMLOW错误状态模式。ROUT[23:0]的每一位直接反映对应通道的实时误码情况有误码为低需查手册确认极性通常错误时输出有效。BISTMHIGH错误计数累加模式。ROUT[7:0]作为一个8位计数器输出0-255的误码累计值。BIST测试执行流程配置将DS90UR124的BISTEN拉高选择BISTM模式错误状态或计数模式。激活将DS99R421的BISTEN引脚拉高。此时DS99R421会忽略所有外部输入RxIN和OS转而内部生成一个已知的伪随机二进制序列PRBS数据流并通过串行链路发送出去。测试DS90UR124接收到这个PRBS流后内部校验电路会将其与本地生成的相同PRBS序列进行逐位比对。判读在错误状态模式下你可以并行监测24位输出线任何位出现异常跳变对比正常数据流即表示该位对应的传输通道存在误码。在错误计数累加模式下读取ROUT[7:0]的计数值。如果为0表示链路无误码或误码率极低如果数值不断增加说明链路存在误码。最终DS90UR124的PASS引脚会给出总结性判断。只有当其PLL锁定且测得的误码率低于1x10⁻⁹时PASS引脚才会从低电平跳变到高电平表示“测试通过”。重要提示进行BIST测试时必须给DS99R421提供正常的RxCLKIN时钟信号BIST测试的是物理链路串行器仍然需要参考时钟来工作。很多工程师第一次用BIST时忘了给时钟导致测试无法启动。3.4 电源、去耦与PCB布局黄金法则高速数字模拟混合芯片的稳定性一半靠设计一半靠布局。DS99R421有多个电源引脚VDDIN, VDDSER, VDDDR, VDDD等虽然它们通常可以接到同一个3.3V平面但去耦策略至关重要。去耦电容配置每个电源引脚至少放置一个0.1µF的陶瓷电容X7R或NPO材质0603封装尽可能靠近引脚放置用短而粗的走线或过孔连接到电源和地平面。这是为了滤除高频噪声。电源入口处每组电源如模拟电源、数字电源应增加一个2.2µF到10µF的钽电容或陶瓷电容用于滤除低频噪声。整体电源在板卡电源入口处建议放置一个47µF到100µF的电解电容作为大容量储能。PCB布局核心原则至少4层板这是底线。推荐层叠顶层信号、地层、电源层、底层信号。完整的地平面是高速信号回流和屏蔽的基础。LVDS差分对必须严格按100Ω差分阻抗设计。使用SI9000这类工具计算线宽和间距。遵循3W原则线间距至少是线宽的3倍以减少对间串扰。差分对内两条走线的长度差要控制在5mil以内以减少时序偏差。隔离将LVDS高速信号尤其是串行输出DOUT±远离任何LVCMOS时钟或数字信号线至少保持3倍线宽的距离。防止噪声耦合。终端电阻与AC耦合电容串行输出端的100Ω终端电阻必须紧靠DS99R421的DOUT±引脚放置。AC耦合电容通常为100nFNPO材质也必须紧靠终端电阻放置。电容的接地端要通过低阻抗路径多个过孔连接到完整的地平面。接收端终端选项对于DS90UR124的输入手册给出了三种终端方案。对于大多数应用选项1单个100Ω电阻跨接在RIN±最简单有效。如果环境噪声较大可以考虑选项2两个50Ω电阻加中心对地电容它能更好地抑制高频共模噪声。4. 典型应用电路设计与调试实录理论说得再多不如一张原理图来得实在。下面我们基于手册中的典型应用聊聊实际设计、焊接和调试中会遇到的那些“坑”。4.1 原理图设计要点参照手册Figure 15以下引脚连接需要特别注意DEN (数据使能)如果不需要使能控制直接上拉到3.3V。拉高时串行器正常输出拉低时输出呈高阻态。可用于多器件共享总线或快速关断输出。PWDNB (电源关断)低电平有效。拉低时芯片进入休眠模式功耗降至微安级。正常工作时必须拉高。建议通过MCU的GPIO控制便于电源管理。RESRVD[4] (保留引脚)共有4个必须全部接地。这是硬性规定浮空可能导致芯片工作异常。OS[2:0] (超额采样输入)如果不使用由于内部有下拉电阻可以悬空。如果使用务必确保输入信号的频率低于像素时钟的1/5否则会因为采样率不足导致信号失真。电源网络虽然多个VDD可以共用3.3V但建议用磁珠或0Ω电阻将模拟电源如为PLL供电的和数字电源进行简单隔离并在隔离后的两侧分别布置去耦电容。4.2 上电与链路启动失败排查这是调试阶段最常见的问题。现象屏不亮DS90UR124的LOCK引脚为低。排查步骤查电源首先用万用表测量DS99R421和DS90UR124的所有电源引脚确认3.3V电压稳定、无误。查基础配置确认PWDNB为高DEN为高RESRVD引脚全部接地BISTEN为低非测试模式。查时钟用示波器测量DS99R421的RxCLKIN±引脚。必须有幅值约350mV、频率正确的差分时钟信号。如果没有问题出在前级FPD-Link源端。查输入数据用示波器测量RxIN0±, RxIN1±, RxIN2±。应该能看到与时钟同步的LVDS数据活动。如果数据线静止检查源端是否已开始发送视频数据。查串行输出如果输入时钟和数据都正常但LOCK不亮测量DS99R421的DOUT±。此时应该能看到高速的串行差分信号需要用高速示波器或眼图仪。如果看不到检查芯片是否焊接完好终端电阻和AC耦合电容是否连接正确。查链路如果DOUT±有信号但DS90UR124仍不锁定问题可能出在传输线或接收端。检查连接电缆是否完好阻抗是否匹配。测量DS90UR124的RIN±引脚处的信号看是否因电缆损耗变得太差。此时可以尝试调整DS99R421的预加重电阻Rpre。利用BIST隔离问题如果正常视频模式不通可以尝试启用BIST模式。如果BIST测试能通过PASS灯亮说明物理链路和两颗芯片本身是好的问题很可能出在数据映射Color Mapping或源端视频时序上。如果BIST也不通那问题就是物理层电源、时钟、链路、焊接。4.3 颜色错乱或控制信号错误排查如果屏幕能亮但显示颜色不对比如红色和蓝色互换或者行场不同步这几乎100%是数据映射Color Mapping错误。根源DS99R421将FPD-Link的21位数据按固定顺序接收并打包。DS90UR124解串后按固定顺序输出24位并行数据。你需要确保屏的驱动芯片接收数据的引脚顺序与DS90UR124输出的位顺序严格对应。解决方法仔细对照DS99R421手册中的Figure 12. FPD-Link LVDS Input Mapping和Figure 13. LVDS Data Mapping Diagram。这两张图清晰地说明了FPD-Link的哪一对数据线、哪一个位对应到解串后输出总线的哪一个位置。你必须根据这两张图以及你屏的驱动IC手册来定义和检查PCB上从DS90UR124输出到屏驱动IC输入的连线表。这是一个需要极度细心的工作连线画错一位颜色就全乱了。4.4 长距离传输稳定性优化当传输距离接近10米极限时信号完整性挑战最大。电缆选择务必使用阻抗为100Ω的屏蔽双绞线STP。屏蔽层要良好接地。预加重调优这是最关键的手段。在接收端测量眼图逐步减小Rpre电阻值增大预加重电流直到眼图的张开度最大、最清晰。注意观察过冲避免矫枉过正。启用高VOD如果预加重调到最大眼图仍不理想可以尝试将VODSEL拉高增大输出信号幅度。接收端终端考虑采用手册中的终端选项2或3特别是选项3带偏置的电阻分压网络可以为共模噪声提供一个低阻抗泄放路径在高噪声环境中效果显著。电源完整性长距离传输时两端设备的共地可能变差。确保两端电源干净且地线连接可靠。可以考虑在差分线两端使用共模扼流圈CMC来进一步抑制共模噪声。调试高速串行链路示波器最好是带高级眼图分析功能的是你最得力的伙伴。不要只盯着时域波形看打开眼图功能它能最直观地告诉你信号的质量、抖动和噪声容限。通过调整预加重、检查终端看着眼图从一条线慢慢张开成一个清晰的“眼睛”这个过程本身就是一种工程师独有的成就感。DS99R421这颗芯片虽然有些年头但其设计理念和功能在今天的工业、车载显示领域依然非常实用和经典吃透它对你理解整个高速SerDes链路的设计大有裨益。
