1. 项目概述搞嵌入式开发尤其是和各类传感器、存储器、显示屏打交道SPISerial Peripheral Interface总线绝对是绕不开的“老朋友”。它简单、高效、全双工一根时钟线加两根数据线就能搞定主从设备间的数据交换。但就是这个看似简单的同步串行协议其时钟模式的配置却常常让新手甚至是有经验的工程师感到困惑。为什么我的SPI Flash读写总是不对为什么这个陀螺仪的数据老是错位很多时候问题的根源就出在时钟极性CPOL和时钟相位CPHA这两个关键参数的配置上。今天我们就以德州仪器TI的TMS320C672x DSP系列中的SPI模块为例来一次彻底的“庖丁解牛”。我们不止要搞懂那四种经典的时钟模式图更要深入其硬件实现机制理解主从通信中每一个时序细节的来龙去脉。你会发现手册上那些关于建立时间C2TDELAY、保持时间T2CDELAY、传输间延迟WDELAY以及使能信号超时C2EDELAY/T2EDELAY的配置并非可有可无的“高级功能”而是确保你的系统在复杂电磁环境下依然稳定可靠的“定海神针”。这篇文章适合所有正在或即将使用SPI进行嵌入式开发的工程师无论你是刚入门的新手还是想深入理解SPI硬件时序的老鸟相信都能从中获得启发。2. SPI时钟模式从理论到硬件实现的深度解析SPI通信的核心是时钟同步。主设备Master产生时钟信号SPIx_CLK从设备Slave在这个时钟的节拍下接收或发送数据。时钟模式本质上定义了时钟空闲时的电平状态CPOL以及数据在时钟的哪个边沿被采样和输出CPHA。TMS320C672x的SPI模块通过SPIFMTx寄存器中的POLARITY和PHASE位来精确控制这些行为形成了四种标准模式Mode 0-3。2.1 时钟极性CPOL与相位CPHA的本质在深入四种模式之前我们必须先建立两个核心概念这关乎你能否真正理解时序图。时钟极性CPOL, Clock Polarity这个参数定义了SPI时钟线SPIx_CLK在空闲状态即没有数据传输时的电平。CPOL 0时钟空闲时为低电平。CPOL 1时钟空闲时为高电平。 你可以把它想象成时钟信号的“基线”或“起点”。时钟相位CPHA, Clock Phase这个参数定义了数据采样的时刻。它决定了数据是在时钟的第一个边沿还是第二个边沿被锁存采样以及数据在哪个边沿发生变化输出。CPHA 0数据在时钟的第一个边沿被采样。对于输出数据在时钟的相反边沿准备好或变化。CPHA 1数据在时钟的第二个边沿被采样。对于输出数据在时钟的相同边沿准备好。这里有一个极易混淆的点也是很多资料语焉不详的地方“第一个边沿”和“第二个边沿”是相对于一个时钟周期而言的而一个周期的开始是由CPOL决定的空闲状态结束的瞬间。例如当CPOL0时空闲是低电平那么时钟的第一个边沿就是从低到高的上升沿。理解这一点是看懂所有时序图的关键。2.2 四种时钟模式的逐帧拆解TMS320C672x的SPI模块手册提供了四种模式的精确时序图我们结合其文字描述将其转化为更易于理解的硬件操作逻辑。2.2.1 模式0CPOL0 CPHA0这是最常见的一种模式。空闲状态SPIx_CLK为低电平。数据输出Master out数据在SPIx_CLK的上升沿被从设备采样。这意味着主设备必须在上升沿到来之前就将稳定的数据放到SPIx_SIMO线上。数据输入Master in数据在SPIx_CLK的下降沿被主设备锁存。这意味着从设备在下降沿到来时必须将稳定的数据放到SPIx_SOMI线上。硬件操作视角当主设备写入SPIDAT寄存器启动传输后第一个数据位MSB会立即出现在SPIx_SIMO线上在第一个时钟边沿之前。然后在第一个时钟上升沿从设备采样到这个位。紧接着在随后的下降沿主设备采样从设备输出的第一位数据。如此循环。关键点在于对于CPHA0第一个数据位在第一个时钟边沿之前就有效了这要求从设备必须能在极短时间内半个时钟周期响应主设备的时钟启动。2.2.2 模式1CPOL0 CPHA1空闲状态SPIx_CLK为低电平。数据输出数据在SPIx_CLK的下降沿被从设备采样。第一个数据位在第一个上升沿之前的半个周期就准备好并在第一个下降沿被采样。数据输入数据在SPIx_CLK的上升沿被主设备锁存。硬件操作视角写入SPIDAT后SPIx_CLK仍然保持低电平空闲。在第一个上升沿到来时主设备并不采样数据而是从设备在随后的下降沿采样主设备数据。主设备则在下一个上升沿采样从设备数据。对于CPHA1数据的采样和输出都发生在同一个时钟边沿类型上要么都是上升沿要么都是下降沿只是主从设备各用一边。2.2.3 模式2CPOL1 CPHA0空闲状态SPIx_CLK为高电平。数据输出数据在SPIx_CLK的下降沿被从设备采样因为第一个边沿是从高到低的下降沿。数据输入数据在SPIx_CLK的上升沿被主设备锁存。这个模式可以看作是模式0的“镜像”。所有边沿的逻辑关系与模式0完全一致只是时钟的基线从低电平翻转为高电平。2.2.4 模式3CPOL1 CPHA1空闲状态SPIx_CLK为高电平。数据输出数据在SPIx_CLK的上升沿被从设备采样。第一个数据位在第一个下降沿之前的半个周期就准备好。数据输入数据在SPIx_CLK的下降沿被主设备锁存。这个模式是模式1的“镜像”。实操心得如何为外设选择正确的模式你不需要记忆这四种模式。99%的外设数据手册Datasheet都会在SPI接口时序章节明确标注所需的CPOL和CPHA值通常直接写Mode 0, 1, 2, 3。你的任务就是“照方抓药”将主设备MCU/DSP的SPI模块配置成与外设完全一致的模式。一个黄金法则是主从设备的CPOL和CPHA必须严格一致否则通信必然失败。在调试时如果发现数据错位或全为0xFF/0x00首先就应该用逻辑分析仪抓取SPIx_CLK, SPIx_SIMO, SPIx_SOMI三根线的波形对照外设手册的时序图检查时钟极性和相位是否匹配。2.3 模式选择背后的硬件考量为什么需要四种模式这主要是为了兼容不同外设内部设计的历史和电路结构。采样稳定性有些外设的内部数据锁存器设计为在时钟上升沿触发有些则在下降沿。SPI的四种模式确保了无论外设希望在哪个边沿采样数据主设备都能提供对应的时钟和数据建立关系。建立与保持时间这是数字电路设计的核心时序要求。数据在采样边沿到来之前必须稳定一段时间建立时间Tsu并在采样边沿之后继续保持稳定一段时间保持时间Th。CPHA的配置本质上是在调整数据变化沿和采样沿之间的时间间隔以满足不同外设对Tsu和Th的要求。例如CPHA0时数据在采样沿对从设备是第一个边沿的半个周期前就变化了这提供了更长的建立时间。3. 主模式下的高级时序配置超越基本时钟模式对于简单的传感器配置好CPOL和CPHA可能就足够了。但在连接SPI Flash、SD卡、或带有复杂握手协议的外设时TMS320C672x SPI模块提供的一系列高级时序控制功能就显得至关重要。它们让主设备能够主动适应“慢速”或“有脾气”的从设备而不是强硬地要求对方跟上自己的节奏。3.1 芯片选择SPIx_SCS的建立与保持时间芯片选择Chip Select信号有时也叫片选CS或从设备选择SS是SPI总线中用于寻址从设备的信号。在TMS320C672x的4线带CS或5线带CS和ENABLE主模式下你可以精细控制CS信号的时序。建立时间C2TDELAY指从主设备拉低CS信号选中从设备到发出第一个SPIx_CLK边沿之间的延迟。有些从设备尤其是一些老式的或低速的存储器需要一段时间来“唤醒”或准备其SPI接口。SPIDELAY.C2TDELAY寄存器字段5位允许你配置2到33个SYSCLK2周期的延迟。公式为最大延迟周期 C2TDELAY值 2。应用场景连接响应速度慢的SPI EEPROM。如果不配置足够的建立时间主设备可能在从设备还没准备好时就发送时钟导致第一个字节丢失。保持时间T2CDELAY指在最后一个SPIx_CLK边沿之后主设备拉高CS信号取消选中从设备之前的延迟。这确保了从设备有足够的时间完成最后一次数据操作例如将数据写入非易失性存储器。SPIDELAY.T2CDELAY字段5位可配置1到32个SYSCLK2周期。公式为最大延迟周期 T2CDELAY值 1。注意如果SPIFMTx.PHASE0保持时间还会自动增加一个完整的SPICLK周期。应用场景写入SPI Flash时在发送完写使能WREN或页编程PP命令后需要保持CS为低一段时间确保命令被完全锁存。注意事项CS保持选项CSHOLD的“坑”SPIDAT1.CSHOLD位用于在连续多次传输期间保持CS信号有效避免其频繁跳变。这适用于需要连续访问的从设备。但手册中有一个非常重要的警告CAUTION如果你在CS有效时向SPIDAT1写入数据并将CSHOLD设为0CS信号会产生一个毛刺瞬间拉高又拉低。正确的做法是在需要CS保持有效的一系列传输中始终将CSHOLD设为1。在所有传输结束后单独向CSHOLD字段写入0来释放CS。或者在传输开始前和结束后只操作CSHOLD位传输过程中只写入数据部分SPIDAT1[15:0]。忽视这一点可能导致通信间歇性失败。3.2 传输间自动延迟WDELAY在一次传输结束和下一次传输开始之间SPI主设备可以自动插入一段空闲时间。这通过设置SPIDAT1.WDEL位并使能SPIFMTx.WDELAY字段6位来实现延迟范围是2到65个SYSCLK2周期WDELAY值 2。应用场景背靠背Back-to-Back读操作某些ADC在连续读取时两次转换之间需要一定的间隔时间。使用WDELAY可以避免用软件延时循环来“傻等”提高效率。流控虽然不是标准的硬件流控但可以作为一种简单的软件流控机制给从设备处理数据留出时间。3.3 SPIx_ENA握手与超时检测5线模式的可靠性保障5线SPI模式在标准的4线CLK, MOSI, MISO, CS基础上增加了一根SPIx_ENAEnable信号线用于从设备向主设备反馈“就绪”状态。这极大地增强了通信的鲁棒性尤其适用于高速或对时序要求苛刻的场景。TMS320C672x的SPI主模块可以监控这个信号并检测两种错误。从设备反压Slave Back-Pressure主设备拉低CS后会等待从设备拉低SPIx_ENA表示从设备已准备好接收/发送数据。SPIDELAY.C2EDELAY字段定义了主设备等待SPIx_ENA响应的最长时间。如果超时SPIFLG.TIMEOUTFLG标志置位传输终止。这防止了主设备因从设备死机而一直等待。超时计算公式这是一个分段函数与时钟预分频SPIFMTx.PRESCALE有关。当PRESCALE 127时最大超时周期 C2EDELAY值 * (PRESCALE 2)当PRESCALE 128时最大超时周期 C2EDELAY值。这意味着在低速时钟下超时窗口会被拉长配置时需要仔细计算。从设备失步检测Slave Desynchronization传输开始后如果从设备在完成前意外释放SPIx_ENA或者在传输完成后未能在规定时间内释放SPIx_ENA主设备都会检测到失步错误SPIFLG.DESYNCFLG。对于后一种情况超时时间由SPIDELAY.T2EDELAY字段控制计算公式与C2EDELAY类似。这可以捕捉到从设备逻辑错误或总线竞争等问题。为什么需要这些复杂的检测在工业或汽车电子等恶劣环境中电磁干扰EMI可能导致时钟信号抖动或毛刺造成主从设备计数不同步。ENABLE握手机制提供了一种硬件级的“对话”确保每一步操作都得到确认一旦“对话”中断能立即发现并报错而不是传递错误数据。4. 实战配置以TMS320C672x连接SPI Flash为例假设我们要连接一颗常见的SPI Flash芯片如W25Q128其工作在Mode 0CPOL0 CPHA0并需要CS保持时间。我们使用5线模式以增加可靠性。4.1 初始化步骤与寄存器配置软件复位向SPIGCR0.RESET位写1然后写0释放复位。配置引脚功能通过SPIPC0寄存器将SPIx_CLK、SPIx_SIMO、SPIx_SOMI、SPIx_SCS、SPIx_ENA对应的位设置为1使其作为SPI功能引脚。未使用的SPI引脚应配置为GPIO对应位清0。设置工作模式在SPIGCR1寄存器中设置MASTER1CLKMOD1主模式LOOPBACK0关闭回环POWERDOWN0C672x不支持必须为0。注意先不要使能ENABLE0。配置数据格式配置SPIFMT0寄存器假设使用格式0。CHARLEN: 设置为88位数据长度。PRESCALE: 根据系统时钟SYSCLK2和期望的SPI时钟频率计算。SPICLK SYSCLK2 / (PRESCALE 1)。PHASE和POLARITY: 根据Flash手册设为0Mode 0。SHIFTDIR: 设为0MSB先发。WAITENA: 设为1启用ENABLE握手。配置高级时序配置SPIDELAY寄存器。C2TDELAY: 根据Flash数据手册的t_{CSS}CS有效到第一个时钟的时间要求计算并设置。T2CDELAY: 根据Flash的t_{CSH}CS无效保持时间要求计算并设置。注意PHASE0时会自动加一个SPICLK周期。C2EDELAY和T2EDELAY: 根据系统容忍度和从设备响应速度设置合理的超时值。例如设置C2EDELAY让超时时间略长于Flash的最大t_{V}输出有效时间。WDELAY: 如果需要设置传输间隔。配置中断/DMA在SPIINT0寄存器中使能需要的错误中断如BITERRENA,DESYNCENA,TIMEOUTENA。强烈建议使用DMA进行数据传输将DMAREQEN设为1并将RXINTEN接收中断设为0。在SPILVL中设置中断级别。使能SPI模块最后将SPIGCR1.ENABLE位设为1。务必确保SPIINT0.DMAREQEN是在ENABLE之后设置的否则第一个DMA请求可能丢失。配置DMA将SPI的DMA请求事件SPI0对应dMAX事件13SPI1对应事件14与DMA通道关联配置为读取SPIBUF和写入SPIDAT0/1。4.2 数据传输流程与CSHOLD操作假设我们要向Flash的0x000100地址写入一页数据256字节。// 1. 启动传输拉低CS并设置CSHOLD1以在后续命令中保持CS有效 // 假设使用SPIDAT1自动CS模式先发送写使能命令0x06 spi_dat1_reg (1 CSHOLD_SHIFT) | 0x06; // CSHOLD1, 数据0x06 WRITE_REG(SPI1_BASE SPIDAT1_OFFSET, spi_dat1_reg); // 2. 发送页编程命令和地址。由于CSHOLD在上一步已设为1CS会保持低电平。 // 注意此时写入SPIDAT1时CSHOLD位应继续保持为1或者只写入低16位数据。 send_spi_data(0x02); // Page Program command send_spi_data(0x00); // Address high byte send_spi_data(0x01); // Address mid byte send_spi_data(0x00); // Address low byte // 3. 发送256字节数据 for(int i0; i256; i) { send_spi_data(page_data[i]); } // 4. 所有数据发送完毕后需要释放CS。正确做法是单独清除CSHOLD位。 // 向SPIDAT1寄存器只写入CSHOLD字段为0数据字段写0即可。 spi_dat1_reg (0 CSHOLD_SHIFT); // 仅操作CSHOLD位 WRITE_REG(SPI1_BASE SPIDAT1_OFFSET, spi_dat1_reg); // 此时CS信号才会在满足T2CDELAY保持时间后优雅地拉高。避坑指南DMA使用的关键细节手册强调强烈建议使用DMA而非中断来处理SPI数据搬运因为SPI与I2C共享CPU中断线INT14容易阻塞。配置DMA时要确保SPI的发送缓冲器TX和接收缓冲器RX的DMA请求是同一个事件。这意味着你的DMA传输链需要配置为当SPI发出DMA请求时先读取SPIBUF获取接收到的数据再写入SPIDAT0/1填充要发送的下一个数据。这是一个“读取-写入”的原子操作需要在DMA传输配置中正确设置源地址和目的地址。5. 调试技巧与常见问题排查实录即使配置看起来完美实际通信中仍会遇到各种问题。以下是我在多年调试中总结的一些实战经验和排查清单。5.1 问题一通信完全无反应时钟线没有波形检查清单电源与引脚确认从设备已上电引脚连接正确没有虚焊。SPI模块使能确认SPIGCR1.ENABLE位已设置为1。这是最容易被忽略的一步。时钟与分频检查SYSCLK2时钟是否正常SPIFMTx.PRESCALE值是否过大导致SPI时钟极慢用示波器观察。主从模式确认SPIGCR1.MASTER/CLKMOD位已正确设置为11主模式。GPIO配置确认SPIPC0寄存器已将相关引脚配置为SPI功能而非GPIO。5.2 问题二有时能通信有时不能或数据随机错误排查思路时序违规这是最常见原因。使用逻辑分析仪或高速示波器捕获SPIx_CLK、SPIx_SIMO、SPIx_SOMI、SPIx_SCS四根线的波形。测量建立/保持时间对照从设备数据手册测量数据线相对于时钟采样边的建立时间Tsu和保持时间Th。如果不足需要降低SPI时钟频率增大PRESCALE或调整PHASE切换采样边沿。检查CS时序确认CS的建立C2TDELAY和保持T2CDELAY时间满足从设备要求。特别是写入操作后CS保持时间是否足够长。电气特性信号完整性长距离或高频率下检查信号是否有过冲、振铃或边沿退化。可能需要串联电阻如22Ω-100Ω进行阻抗匹配。电平匹配确认主从设备IO电平一致如均为3.3V LVCMOS。上拉电阻SPI总线通常不需要上拉电阻但若从设备是三态输出MISO线可能需要一个弱上拉如10kΩ防止悬空。软件竞争检查是否有其他任务或中断打断了SPI的连续访问。在DMA传输期间避免操作SPI数据寄存器。5.3 问题三使用ENABLE握手5线模式时超时错误排查步骤确认从设备支持并非所有SPI设备都有ENABLE引脚。确认你的从设备手册。检查连线确认SPIx_ENA引脚正确连接且从设备能正确驱动它。配置使能确认SPIFMTx.WAITENA位已设置为1。调整超时值C2EDELAY和T2EDELAY设置过小。根据公式重新计算考虑PRESCALE的影响给予从设备足够的响应时间。可以先设置一个非常大的值进行测试。检查从设备状态从设备可能因为忙如Flash正在擦除而无法拉低ENABLE。确保在发起传输前从设备处于就绪状态。5.4 问题四回环测试Loopback正常但连接实际外设失败诊断意义这非常好它证明了你的SPI主控制器配置和软件驱动基本正确问题大概率出在主从设备之间的匹配上。下一步行动立即用逻辑分析仪对比回环模式和外接设备时的波形。重点关注时钟极性/相位、CS时序和数据对齐。检查外设的供电、复位引脚状态。确认发送的命令字Command完全符合外设协议例如Flash的读命令是0x03而不是0x30。5.5 逻辑分析仪是终极武器投资一个支持SPI协议解码的逻辑分析仪如Saleae能极大提升调试效率。它不仅能显示波形还能直接以十六进制或二进制形式解析出MOSI和MISO线上的数据流让你一眼就能看出数据是否错位、命令是否正确。在配置复杂的时序参数如C2TDELAY时通过对比抓取波形和理论时序图可以直观地验证配置效果。6. 鲁棒性功能与抗干扰设计TMS320C672x SPI模块内置的鲁棒性功能是其在工业应用中价值的体现。内部回环测试LOOPBACK在系统上电自检POST中非常有用。通过将SPIGCR1.LOOPBACK置1可以在不连接外部设备的情况下测试SPI模块的发送和接收通路包括FIFO验证硬件是否完好。位错误检测BITERR在非回环模式下SPI模块会实时比较从MISO线读回的数据和预期从MOSI线发送出去的数据在内部进行。如果发现不一致通常是由于总线短路、严重干扰导致会置位SPIFLG.BITERRFLG标志。这可以用于检测持续性的硬件故障。失步检测DESYNC如前所述在5线模式下这是保障通信同步的“看门狗”。一旦检测到ENABLE信号异常立即报错防止系统在错误的状态下继续运行。在设计高可靠性系统时务必在软件中使能这些错误中断并在中断服务程序ISR中记录错误类型、采取恢复措施如复位SPI模块、重发数据包。同时遵循良好的PCB布局实践SPI时钟线和数据线尽量等长、平行走线远离噪声源并在靠近驱动端放置串联电阻能从根本上减少时序问题的发生。
SPI时钟模式深度解析：从CPOL/CPHA到TMS320C672x高级时序配置实战
1. 项目概述搞嵌入式开发尤其是和各类传感器、存储器、显示屏打交道SPISerial Peripheral Interface总线绝对是绕不开的“老朋友”。它简单、高效、全双工一根时钟线加两根数据线就能搞定主从设备间的数据交换。但就是这个看似简单的同步串行协议其时钟模式的配置却常常让新手甚至是有经验的工程师感到困惑。为什么我的SPI Flash读写总是不对为什么这个陀螺仪的数据老是错位很多时候问题的根源就出在时钟极性CPOL和时钟相位CPHA这两个关键参数的配置上。今天我们就以德州仪器TI的TMS320C672x DSP系列中的SPI模块为例来一次彻底的“庖丁解牛”。我们不止要搞懂那四种经典的时钟模式图更要深入其硬件实现机制理解主从通信中每一个时序细节的来龙去脉。你会发现手册上那些关于建立时间C2TDELAY、保持时间T2CDELAY、传输间延迟WDELAY以及使能信号超时C2EDELAY/T2EDELAY的配置并非可有可无的“高级功能”而是确保你的系统在复杂电磁环境下依然稳定可靠的“定海神针”。这篇文章适合所有正在或即将使用SPI进行嵌入式开发的工程师无论你是刚入门的新手还是想深入理解SPI硬件时序的老鸟相信都能从中获得启发。2. SPI时钟模式从理论到硬件实现的深度解析SPI通信的核心是时钟同步。主设备Master产生时钟信号SPIx_CLK从设备Slave在这个时钟的节拍下接收或发送数据。时钟模式本质上定义了时钟空闲时的电平状态CPOL以及数据在时钟的哪个边沿被采样和输出CPHA。TMS320C672x的SPI模块通过SPIFMTx寄存器中的POLARITY和PHASE位来精确控制这些行为形成了四种标准模式Mode 0-3。2.1 时钟极性CPOL与相位CPHA的本质在深入四种模式之前我们必须先建立两个核心概念这关乎你能否真正理解时序图。时钟极性CPOL, Clock Polarity这个参数定义了SPI时钟线SPIx_CLK在空闲状态即没有数据传输时的电平。CPOL 0时钟空闲时为低电平。CPOL 1时钟空闲时为高电平。 你可以把它想象成时钟信号的“基线”或“起点”。时钟相位CPHA, Clock Phase这个参数定义了数据采样的时刻。它决定了数据是在时钟的第一个边沿还是第二个边沿被锁存采样以及数据在哪个边沿发生变化输出。CPHA 0数据在时钟的第一个边沿被采样。对于输出数据在时钟的相反边沿准备好或变化。CPHA 1数据在时钟的第二个边沿被采样。对于输出数据在时钟的相同边沿准备好。这里有一个极易混淆的点也是很多资料语焉不详的地方“第一个边沿”和“第二个边沿”是相对于一个时钟周期而言的而一个周期的开始是由CPOL决定的空闲状态结束的瞬间。例如当CPOL0时空闲是低电平那么时钟的第一个边沿就是从低到高的上升沿。理解这一点是看懂所有时序图的关键。2.2 四种时钟模式的逐帧拆解TMS320C672x的SPI模块手册提供了四种模式的精确时序图我们结合其文字描述将其转化为更易于理解的硬件操作逻辑。2.2.1 模式0CPOL0 CPHA0这是最常见的一种模式。空闲状态SPIx_CLK为低电平。数据输出Master out数据在SPIx_CLK的上升沿被从设备采样。这意味着主设备必须在上升沿到来之前就将稳定的数据放到SPIx_SIMO线上。数据输入Master in数据在SPIx_CLK的下降沿被主设备锁存。这意味着从设备在下降沿到来时必须将稳定的数据放到SPIx_SOMI线上。硬件操作视角当主设备写入SPIDAT寄存器启动传输后第一个数据位MSB会立即出现在SPIx_SIMO线上在第一个时钟边沿之前。然后在第一个时钟上升沿从设备采样到这个位。紧接着在随后的下降沿主设备采样从设备输出的第一位数据。如此循环。关键点在于对于CPHA0第一个数据位在第一个时钟边沿之前就有效了这要求从设备必须能在极短时间内半个时钟周期响应主设备的时钟启动。2.2.2 模式1CPOL0 CPHA1空闲状态SPIx_CLK为低电平。数据输出数据在SPIx_CLK的下降沿被从设备采样。第一个数据位在第一个上升沿之前的半个周期就准备好并在第一个下降沿被采样。数据输入数据在SPIx_CLK的上升沿被主设备锁存。硬件操作视角写入SPIDAT后SPIx_CLK仍然保持低电平空闲。在第一个上升沿到来时主设备并不采样数据而是从设备在随后的下降沿采样主设备数据。主设备则在下一个上升沿采样从设备数据。对于CPHA1数据的采样和输出都发生在同一个时钟边沿类型上要么都是上升沿要么都是下降沿只是主从设备各用一边。2.2.3 模式2CPOL1 CPHA0空闲状态SPIx_CLK为高电平。数据输出数据在SPIx_CLK的下降沿被从设备采样因为第一个边沿是从高到低的下降沿。数据输入数据在SPIx_CLK的上升沿被主设备锁存。这个模式可以看作是模式0的“镜像”。所有边沿的逻辑关系与模式0完全一致只是时钟的基线从低电平翻转为高电平。2.2.4 模式3CPOL1 CPHA1空闲状态SPIx_CLK为高电平。数据输出数据在SPIx_CLK的上升沿被从设备采样。第一个数据位在第一个下降沿之前的半个周期就准备好。数据输入数据在SPIx_CLK的下降沿被主设备锁存。这个模式是模式1的“镜像”。实操心得如何为外设选择正确的模式你不需要记忆这四种模式。99%的外设数据手册Datasheet都会在SPI接口时序章节明确标注所需的CPOL和CPHA值通常直接写Mode 0, 1, 2, 3。你的任务就是“照方抓药”将主设备MCU/DSP的SPI模块配置成与外设完全一致的模式。一个黄金法则是主从设备的CPOL和CPHA必须严格一致否则通信必然失败。在调试时如果发现数据错位或全为0xFF/0x00首先就应该用逻辑分析仪抓取SPIx_CLK, SPIx_SIMO, SPIx_SOMI三根线的波形对照外设手册的时序图检查时钟极性和相位是否匹配。2.3 模式选择背后的硬件考量为什么需要四种模式这主要是为了兼容不同外设内部设计的历史和电路结构。采样稳定性有些外设的内部数据锁存器设计为在时钟上升沿触发有些则在下降沿。SPI的四种模式确保了无论外设希望在哪个边沿采样数据主设备都能提供对应的时钟和数据建立关系。建立与保持时间这是数字电路设计的核心时序要求。数据在采样边沿到来之前必须稳定一段时间建立时间Tsu并在采样边沿之后继续保持稳定一段时间保持时间Th。CPHA的配置本质上是在调整数据变化沿和采样沿之间的时间间隔以满足不同外设对Tsu和Th的要求。例如CPHA0时数据在采样沿对从设备是第一个边沿的半个周期前就变化了这提供了更长的建立时间。3. 主模式下的高级时序配置超越基本时钟模式对于简单的传感器配置好CPOL和CPHA可能就足够了。但在连接SPI Flash、SD卡、或带有复杂握手协议的外设时TMS320C672x SPI模块提供的一系列高级时序控制功能就显得至关重要。它们让主设备能够主动适应“慢速”或“有脾气”的从设备而不是强硬地要求对方跟上自己的节奏。3.1 芯片选择SPIx_SCS的建立与保持时间芯片选择Chip Select信号有时也叫片选CS或从设备选择SS是SPI总线中用于寻址从设备的信号。在TMS320C672x的4线带CS或5线带CS和ENABLE主模式下你可以精细控制CS信号的时序。建立时间C2TDELAY指从主设备拉低CS信号选中从设备到发出第一个SPIx_CLK边沿之间的延迟。有些从设备尤其是一些老式的或低速的存储器需要一段时间来“唤醒”或准备其SPI接口。SPIDELAY.C2TDELAY寄存器字段5位允许你配置2到33个SYSCLK2周期的延迟。公式为最大延迟周期 C2TDELAY值 2。应用场景连接响应速度慢的SPI EEPROM。如果不配置足够的建立时间主设备可能在从设备还没准备好时就发送时钟导致第一个字节丢失。保持时间T2CDELAY指在最后一个SPIx_CLK边沿之后主设备拉高CS信号取消选中从设备之前的延迟。这确保了从设备有足够的时间完成最后一次数据操作例如将数据写入非易失性存储器。SPIDELAY.T2CDELAY字段5位可配置1到32个SYSCLK2周期。公式为最大延迟周期 T2CDELAY值 1。注意如果SPIFMTx.PHASE0保持时间还会自动增加一个完整的SPICLK周期。应用场景写入SPI Flash时在发送完写使能WREN或页编程PP命令后需要保持CS为低一段时间确保命令被完全锁存。注意事项CS保持选项CSHOLD的“坑”SPIDAT1.CSHOLD位用于在连续多次传输期间保持CS信号有效避免其频繁跳变。这适用于需要连续访问的从设备。但手册中有一个非常重要的警告CAUTION如果你在CS有效时向SPIDAT1写入数据并将CSHOLD设为0CS信号会产生一个毛刺瞬间拉高又拉低。正确的做法是在需要CS保持有效的一系列传输中始终将CSHOLD设为1。在所有传输结束后单独向CSHOLD字段写入0来释放CS。或者在传输开始前和结束后只操作CSHOLD位传输过程中只写入数据部分SPIDAT1[15:0]。忽视这一点可能导致通信间歇性失败。3.2 传输间自动延迟WDELAY在一次传输结束和下一次传输开始之间SPI主设备可以自动插入一段空闲时间。这通过设置SPIDAT1.WDEL位并使能SPIFMTx.WDELAY字段6位来实现延迟范围是2到65个SYSCLK2周期WDELAY值 2。应用场景背靠背Back-to-Back读操作某些ADC在连续读取时两次转换之间需要一定的间隔时间。使用WDELAY可以避免用软件延时循环来“傻等”提高效率。流控虽然不是标准的硬件流控但可以作为一种简单的软件流控机制给从设备处理数据留出时间。3.3 SPIx_ENA握手与超时检测5线模式的可靠性保障5线SPI模式在标准的4线CLK, MOSI, MISO, CS基础上增加了一根SPIx_ENAEnable信号线用于从设备向主设备反馈“就绪”状态。这极大地增强了通信的鲁棒性尤其适用于高速或对时序要求苛刻的场景。TMS320C672x的SPI主模块可以监控这个信号并检测两种错误。从设备反压Slave Back-Pressure主设备拉低CS后会等待从设备拉低SPIx_ENA表示从设备已准备好接收/发送数据。SPIDELAY.C2EDELAY字段定义了主设备等待SPIx_ENA响应的最长时间。如果超时SPIFLG.TIMEOUTFLG标志置位传输终止。这防止了主设备因从设备死机而一直等待。超时计算公式这是一个分段函数与时钟预分频SPIFMTx.PRESCALE有关。当PRESCALE 127时最大超时周期 C2EDELAY值 * (PRESCALE 2)当PRESCALE 128时最大超时周期 C2EDELAY值。这意味着在低速时钟下超时窗口会被拉长配置时需要仔细计算。从设备失步检测Slave Desynchronization传输开始后如果从设备在完成前意外释放SPIx_ENA或者在传输完成后未能在规定时间内释放SPIx_ENA主设备都会检测到失步错误SPIFLG.DESYNCFLG。对于后一种情况超时时间由SPIDELAY.T2EDELAY字段控制计算公式与C2EDELAY类似。这可以捕捉到从设备逻辑错误或总线竞争等问题。为什么需要这些复杂的检测在工业或汽车电子等恶劣环境中电磁干扰EMI可能导致时钟信号抖动或毛刺造成主从设备计数不同步。ENABLE握手机制提供了一种硬件级的“对话”确保每一步操作都得到确认一旦“对话”中断能立即发现并报错而不是传递错误数据。4. 实战配置以TMS320C672x连接SPI Flash为例假设我们要连接一颗常见的SPI Flash芯片如W25Q128其工作在Mode 0CPOL0 CPHA0并需要CS保持时间。我们使用5线模式以增加可靠性。4.1 初始化步骤与寄存器配置软件复位向SPIGCR0.RESET位写1然后写0释放复位。配置引脚功能通过SPIPC0寄存器将SPIx_CLK、SPIx_SIMO、SPIx_SOMI、SPIx_SCS、SPIx_ENA对应的位设置为1使其作为SPI功能引脚。未使用的SPI引脚应配置为GPIO对应位清0。设置工作模式在SPIGCR1寄存器中设置MASTER1CLKMOD1主模式LOOPBACK0关闭回环POWERDOWN0C672x不支持必须为0。注意先不要使能ENABLE0。配置数据格式配置SPIFMT0寄存器假设使用格式0。CHARLEN: 设置为88位数据长度。PRESCALE: 根据系统时钟SYSCLK2和期望的SPI时钟频率计算。SPICLK SYSCLK2 / (PRESCALE 1)。PHASE和POLARITY: 根据Flash手册设为0Mode 0。SHIFTDIR: 设为0MSB先发。WAITENA: 设为1启用ENABLE握手。配置高级时序配置SPIDELAY寄存器。C2TDELAY: 根据Flash数据手册的t_{CSS}CS有效到第一个时钟的时间要求计算并设置。T2CDELAY: 根据Flash的t_{CSH}CS无效保持时间要求计算并设置。注意PHASE0时会自动加一个SPICLK周期。C2EDELAY和T2EDELAY: 根据系统容忍度和从设备响应速度设置合理的超时值。例如设置C2EDELAY让超时时间略长于Flash的最大t_{V}输出有效时间。WDELAY: 如果需要设置传输间隔。配置中断/DMA在SPIINT0寄存器中使能需要的错误中断如BITERRENA,DESYNCENA,TIMEOUTENA。强烈建议使用DMA进行数据传输将DMAREQEN设为1并将RXINTEN接收中断设为0。在SPILVL中设置中断级别。使能SPI模块最后将SPIGCR1.ENABLE位设为1。务必确保SPIINT0.DMAREQEN是在ENABLE之后设置的否则第一个DMA请求可能丢失。配置DMA将SPI的DMA请求事件SPI0对应dMAX事件13SPI1对应事件14与DMA通道关联配置为读取SPIBUF和写入SPIDAT0/1。4.2 数据传输流程与CSHOLD操作假设我们要向Flash的0x000100地址写入一页数据256字节。// 1. 启动传输拉低CS并设置CSHOLD1以在后续命令中保持CS有效 // 假设使用SPIDAT1自动CS模式先发送写使能命令0x06 spi_dat1_reg (1 CSHOLD_SHIFT) | 0x06; // CSHOLD1, 数据0x06 WRITE_REG(SPI1_BASE SPIDAT1_OFFSET, spi_dat1_reg); // 2. 发送页编程命令和地址。由于CSHOLD在上一步已设为1CS会保持低电平。 // 注意此时写入SPIDAT1时CSHOLD位应继续保持为1或者只写入低16位数据。 send_spi_data(0x02); // Page Program command send_spi_data(0x00); // Address high byte send_spi_data(0x01); // Address mid byte send_spi_data(0x00); // Address low byte // 3. 发送256字节数据 for(int i0; i256; i) { send_spi_data(page_data[i]); } // 4. 所有数据发送完毕后需要释放CS。正确做法是单独清除CSHOLD位。 // 向SPIDAT1寄存器只写入CSHOLD字段为0数据字段写0即可。 spi_dat1_reg (0 CSHOLD_SHIFT); // 仅操作CSHOLD位 WRITE_REG(SPI1_BASE SPIDAT1_OFFSET, spi_dat1_reg); // 此时CS信号才会在满足T2CDELAY保持时间后优雅地拉高。避坑指南DMA使用的关键细节手册强调强烈建议使用DMA而非中断来处理SPI数据搬运因为SPI与I2C共享CPU中断线INT14容易阻塞。配置DMA时要确保SPI的发送缓冲器TX和接收缓冲器RX的DMA请求是同一个事件。这意味着你的DMA传输链需要配置为当SPI发出DMA请求时先读取SPIBUF获取接收到的数据再写入SPIDAT0/1填充要发送的下一个数据。这是一个“读取-写入”的原子操作需要在DMA传输配置中正确设置源地址和目的地址。5. 调试技巧与常见问题排查实录即使配置看起来完美实际通信中仍会遇到各种问题。以下是我在多年调试中总结的一些实战经验和排查清单。5.1 问题一通信完全无反应时钟线没有波形检查清单电源与引脚确认从设备已上电引脚连接正确没有虚焊。SPI模块使能确认SPIGCR1.ENABLE位已设置为1。这是最容易被忽略的一步。时钟与分频检查SYSCLK2时钟是否正常SPIFMTx.PRESCALE值是否过大导致SPI时钟极慢用示波器观察。主从模式确认SPIGCR1.MASTER/CLKMOD位已正确设置为11主模式。GPIO配置确认SPIPC0寄存器已将相关引脚配置为SPI功能而非GPIO。5.2 问题二有时能通信有时不能或数据随机错误排查思路时序违规这是最常见原因。使用逻辑分析仪或高速示波器捕获SPIx_CLK、SPIx_SIMO、SPIx_SOMI、SPIx_SCS四根线的波形。测量建立/保持时间对照从设备数据手册测量数据线相对于时钟采样边的建立时间Tsu和保持时间Th。如果不足需要降低SPI时钟频率增大PRESCALE或调整PHASE切换采样边沿。检查CS时序确认CS的建立C2TDELAY和保持T2CDELAY时间满足从设备要求。特别是写入操作后CS保持时间是否足够长。电气特性信号完整性长距离或高频率下检查信号是否有过冲、振铃或边沿退化。可能需要串联电阻如22Ω-100Ω进行阻抗匹配。电平匹配确认主从设备IO电平一致如均为3.3V LVCMOS。上拉电阻SPI总线通常不需要上拉电阻但若从设备是三态输出MISO线可能需要一个弱上拉如10kΩ防止悬空。软件竞争检查是否有其他任务或中断打断了SPI的连续访问。在DMA传输期间避免操作SPI数据寄存器。5.3 问题三使用ENABLE握手5线模式时超时错误排查步骤确认从设备支持并非所有SPI设备都有ENABLE引脚。确认你的从设备手册。检查连线确认SPIx_ENA引脚正确连接且从设备能正确驱动它。配置使能确认SPIFMTx.WAITENA位已设置为1。调整超时值C2EDELAY和T2EDELAY设置过小。根据公式重新计算考虑PRESCALE的影响给予从设备足够的响应时间。可以先设置一个非常大的值进行测试。检查从设备状态从设备可能因为忙如Flash正在擦除而无法拉低ENABLE。确保在发起传输前从设备处于就绪状态。5.4 问题四回环测试Loopback正常但连接实际外设失败诊断意义这非常好它证明了你的SPI主控制器配置和软件驱动基本正确问题大概率出在主从设备之间的匹配上。下一步行动立即用逻辑分析仪对比回环模式和外接设备时的波形。重点关注时钟极性/相位、CS时序和数据对齐。检查外设的供电、复位引脚状态。确认发送的命令字Command完全符合外设协议例如Flash的读命令是0x03而不是0x30。5.5 逻辑分析仪是终极武器投资一个支持SPI协议解码的逻辑分析仪如Saleae能极大提升调试效率。它不仅能显示波形还能直接以十六进制或二进制形式解析出MOSI和MISO线上的数据流让你一眼就能看出数据是否错位、命令是否正确。在配置复杂的时序参数如C2TDELAY时通过对比抓取波形和理论时序图可以直观地验证配置效果。6. 鲁棒性功能与抗干扰设计TMS320C672x SPI模块内置的鲁棒性功能是其在工业应用中价值的体现。内部回环测试LOOPBACK在系统上电自检POST中非常有用。通过将SPIGCR1.LOOPBACK置1可以在不连接外部设备的情况下测试SPI模块的发送和接收通路包括FIFO验证硬件是否完好。位错误检测BITERR在非回环模式下SPI模块会实时比较从MISO线读回的数据和预期从MOSI线发送出去的数据在内部进行。如果发现不一致通常是由于总线短路、严重干扰导致会置位SPIFLG.BITERRFLG标志。这可以用于检测持续性的硬件故障。失步检测DESYNC如前所述在5线模式下这是保障通信同步的“看门狗”。一旦检测到ENABLE信号异常立即报错防止系统在错误的状态下继续运行。在设计高可靠性系统时务必在软件中使能这些错误中断并在中断服务程序ISR中记录错误类型、采取恢复措施如复位SPI模块、重发数据包。同时遵循良好的PCB布局实践SPI时钟线和数据线尽量等长、平行走线远离噪声源并在靠近驱动端放置串联电阻能从根本上减少时序问题的发生。
