1. 项目概述与核心价值在嵌入式开发领域尤其是涉及传感器、存储器、显示屏驱动等外设时同步串行接口SSI或我们更常说的SPISerial Peripheral Interface几乎是绕不开的核心技术。它不像UART那样需要复杂的波特率协商也不像I2C那样受限于总线速度和地址冲突SPI以其简单、高速、全双工的特性成为了芯片间短距离通信的“硬通货”。然而很多开发者尤其是刚入行的朋友往往只停留在“四根线SCLK, MOSI, MISO, CS接上就能用”的层面一旦遇到数据丢失、时序错乱或者需要高效处理大量数据时就容易抓瞎。问题的根源常常在于对接口底层机制——特别是FIFO先进先出缓冲区、中断服务以及帧格式配置——的理解不够深入。今天我就以TI的Stellaris LM3S系列微控制器中的SSI模块为例带大家彻底拆解这套机制。这不仅仅是某个特定芯片的说明书解读其设计思想具有普遍性。理解了一个模块的FIFO如何工作、中断如何触发、时钟相位极性如何影响采样点你就能举一反三轻松驾驭其他厂商的SPI控制器。我们会从最根本的“为什么需要FIFO”和“中断如何提升效率”讲起一直深入到三种不同帧格式TI SSF, Freescale SPI, MICROWIRE的时序细节和配置陷阱。我的目标是让你读完这篇文章后不仅能照着步骤配置好一个SPI外设更能清楚地知道每一个配置位背后的物理意义在调试时能通过波形一眼看出问题所在在设计系统时能合理运用中断和FIFO深度来优化性能。无论是驱动一块SPI Flash还是读取一个高精度ADC的数据这些底层知识都是你写出稳定、高效驱动代码的基石。2. SSI/SPI核心机制深度解析2.1 FIFO数据流速的“缓冲池”为什么微控制器的串行接口需要FIFO我们可以把它想象成快递柜。CPU是发货方/收货方而SPI的移位寄存器是快递员。如果没有快递柜FIFO快递员必须每送一个包裹就等CPU亲自交接一次效率极低。CPU可能正在处理其他高优先级任务无法即时响应导致快递员移位寄存器空等或者包裹数据丢失。在Stellaris SSI模块中发送和接收各有一个独立的、8级深度、16位宽的FIFO。这个设计解决了几个关键问题速度匹配CPU通过总线写数据到FIFO的速度与SPI时钟一位一位移出的速度通常不在一个数量级。FIFO允许CPU一次性写入多个数据比如一次写满8个然后去处理其他任务SPI模块则从FIFO中按顺序取出数据发送实现了“批处理”极大解放了CPU。降低中断频率如果没有FIFO每发送或接收一个字节都可能需要CPU介入通过中断或轮询系统开销巨大。有了FIFO我们可以设置“水位线”中断。例如可以设置当发送FIFO空TFE或接收FIFO非空RNE时再产生中断让CPU一次处理多个数据将中断频率降低数倍。保证数据流连续性在连续传输场景下如向显示屏刷帧FIFO的存在使得数据流不会因为CPU的短暂延迟而中断避免了屏幕上出现撕裂或闪烁。操作要点写入发送FIFOCPU通过写SSIDR寄存器实现。这里有一个极易出错的细节当数据帧长度小于16位时比如常见的8位你必须手动将数据右对齐写入SSIDR的低位高位补0。模块的发送逻辑会自动忽略高位。例如发送8位数据0xA5应写入0x00A5。读取接收FIFOCPU通过读SSIDR寄存器实现。接收逻辑会自动将小于16位的数据右对齐所以你读到的DATA字段低位就是有效数据直接使用即可。状态查询通过SSISR寄存器可以实时查询FIFO状态TFE发送空、TNF发送非满、RNE接收非空、RFF接收满。这是轮询方式驱动的基础。实操心得在初始化任何SPI传输前一个良好的习惯是检查并清空FIFO。虽然手册提到禁用SSISSE0不会清空FIFO这允许你预先填充发送FIFO但在异常复位或重新配置后最安全的做法是先禁用SSI然后通过连续读取SSIDR直到RNE为0来清空接收FIFO通过检查TFE确保发送FIFO为空。这可以避免残留的陈旧数据干扰第一次通信。2.2 中断系统让CPU“该出手时才出手”轮询FIFO状态SSISR是一种简单但低效的方式CPU需要不断询问“活干完了没”无法执行其他任务。中断机制让外设在“需要服务”时主动通知CPU实现了异步高效处理。Stellaris SSI的中断源被精心设计为四类它们逻辑“或”后产生一个总的中断请求给内核发送FIFO服务中断通常配置为当发送FIFO为空TFE时触发。这意味着上一批数据已全部发出CPU可以安全地填充下一批数据了。接收FIFO服务中断通常配置为当接收FIFO非空RNE时触发。这意味着已经收到数据CPU需要及时读取以免FIFO溢出。接收超时中断当接收FIFO中有数据但在一段时间内具体超时周期与时钟有关没有收到新数据也没有被读取时触发。这个中断非常有用它可以用来处理那些数据帧长度不固定或通信意外中断的场景确保残留在FIFO中的数据能被及时取出。接收溢出中断当接收FIFO已满但移位寄存器又收到一个新数据时触发。这是严重的错误意味着CPU处理速度跟不上接收速度数据已丢失。配置与管理中断使能通过SSIIM寄存器对上述四类中断进行独立使能。例如只使能接收非空中断RORIM和RTIM通常也建议使能以处理异常。中断状态SSIRIS是原始中断状态寄存器无论中断是否被屏蔽只要条件满足对应位就置1。SSIMIS是屏蔽后的中断状态寄存器只有被SSIIM使能的中断源触发才会在这里置1。在中断服务程序ISR中你应该查询SSIMIS来确定具体是哪个事件触发了中断。中断清除通过向SSIICR寄存器的对应位写1来清除中断标志。特别注意清除的是中断标志位而不是FIFO里的数据。避坑指南一个常见的错误是在中断服务程序中只取数据而不清除中断标志。对于接收非空中断RORIM如果你只读数据但FIFO仍未空中断标志会一直有效导致中断不断重入系统卡死。正确的顺序是进入ISR - 读取SSIMIS判断中断源 - 处理数据读SSIDR- 向SSIICR相应位写1清除标志 - 退出ISR。对于接收超时和溢出中断也务必在处理后清除标志。2.3 帧格式与时钟模式通信的“方言”协议这是SPI配置中最灵活也最容易出错的部分。Stellaris SSI支持三种帧格式本质上是定义了片选SSIFss和时钟SSIClk在空闲和传输期间的行为规则。1. Texas Instruments同步串行TI SSF格式这是一种相对简单的格式。其特点是片选信号SSIFss在每个数据帧开始时产生一个时钟周期的高脉冲。时钟SSIClk在空闲时为低电平。时序在SSIFss脉冲上升沿后主从设备在SSIClk的上升沿输出数据在下降沿采样输入数据。发送和接收同时进行全双工。应用场景常见于TI自家的某些音频编解码器或传感器。它的优点是在多从机系统中通过片选脉冲可以清晰地标识每一帧的开始抗干扰性较好。2. Freescale SPI格式这是最广泛使用的SPI标准。其特点是片选SSIFss在整帧传输期间保持有效低电平而时钟的极性和相位可以编程配置这就是著名的CPOL和CPHA在SSI中对应SPO和SPH位。SPO(Clock Polarity)时钟空闲状态。0空闲时SSIClk为低电平。1空闲时SSIClk为高电平。SPH(Clock Phase)数据采样边沿。0在第一个时钟边沿即SSIClk从空闲状态第一次跳变时采样数据。1在第二个时钟边沿采样数据。SPO和SPH组合成四种模式Mode 0-3必须与从设备的数据手册要求严格匹配Mode 0:SPO0,SPH0。时钟空闲低数据在上升沿采样第一个边沿下降沿变化。Mode 1:SPO0,SPH1。时钟空闲低数据在下降沿采样第二个边沿上升沿变化。Mode 2:SPO1,SPH0。时钟空闲高数据在下降沿采样第一个边沿上升沿变化。Mode 3:SPO1,SPH1。时钟空闲高数据在上升沿采样第二个边沿下降沿变化。一个关键细节当SPH0时在连续传输背靠背模式下SSIFss片选信号必须在每帧之间有一个短暂的高电平脉冲。这是因为在SPH0模式下从设备在片选有效期间会锁存数据如果片选一直有效从设备无法在帧间准备新数据。主设备必须在帧间拉高片选再拉低以“解锁”从设备。而SPH1时则无此要求片选可以持续拉低。3. MICROWIRE格式这是一种半双工协议常用于一些老式的EEPROM或数字电位器。它的传输分为两个阶段控制阶段主机先发送一个8位的控制命令字节。在此期间主机只发不收SSIRx为高阻。数据阶段从机在解码命令后等待一个时钟周期然后开始向主机返回4-16位的数据。应用注意MICROWIRE模式下从机在SSIFss变低后的第一个SSIClk上升沿采样第一个数据位。因此如果主机使用自由运行的时钟必须确保SSIFss的下落沿满足相对于该时钟上升沿的建立时间和保持时间要求手册中要求建立时间至少2个时钟周期保持时间至少1个时钟周期否则可能采样错误。3. 从零开始的SSI模块配置实战理解了原理我们来看如何一步步配置Stellaris SSI模块。假设我们需要配置为主机模式使用Freescale SPI格式Mode 3即SPO1,SPH1比特率1 Mbps数据帧8位。系统时钟SysClk为20 MHz。3.1 配置步骤与寄存器详解配置必须遵循严格的顺序尤其是在修改关键控制寄存器前必须确保SSI已禁用。步骤1使能模块时钟任何外设使用前必须先开启其时钟门控。通过设置RCGC1寄存器中的SSI位具体位需查芯片手册为1。重要开启时钟后必须等待至少3个系统时钟周期才能访问该模块的寄存器这是为了让时钟信号稳定。步骤2禁用SSI在修改配置寄存器SSICR0,SSICR1等之前必须确保SSICR1寄存器中的SSE位为0。这是一个安全锁防止在运行中更改配置导致通信错误。步骤3配置主从模式与基本控制写SSICR1寄存器。主模式写入0x0000.0000。从模式输出使能写入0x0000.0004。从模式输出禁用写入0x0000.000C。这在多从机共享MISO线时有用确保未选中的从机不驱动总线。LBM位回环模式通常设为0正常工作。设为1时内部将发送移位寄存器输出直接连到接收移位寄存器输入用于自测试不涉及外部引脚。步骤4配置时钟分频比特率计算公式为Fssiclk Fsysclk / (CPSDVSR * (1 SCR))其中CPSDVSR是SSICPSR寄存器中设置的偶数分频值2-254。SCR是SSICR0寄存器中SCR字段的值0-255。我们的目标Fssiclk是1 MHzFsysclk是20 MHz。代入公式1 20 / (CPSDVSR * (1 SCR))。 我们需要找到一对合适的整数。一个常见策略是先设定CPSDVSR为一个较小的偶数再计算SCR。设CPSDVSR2则公式变为1 20 / (2 * (1SCR))1SCR 10SCR 9。 因此向SSICPSR寄存器写入0x2向SSICR0的SCR字段位15:8写入9。步骤5配置帧格式、数据大小与时钟模式这是SSICR0寄存器的核心功能。DSS数据大小选择对于8位数据查表可知应设置为0x7。对应位3:0。FRF帧格式对于Freescale SPI设置为0x0。对应位5:4。SPO和SPH根据Mode 3SPO1,SPH1。对应位6和7。SCR上一步已计算为9。现在我们来组合SSICR0的值。假设其他保留位为0DSS 0x7- 二进制 0111FRF 0x0- 二进制 00SPO 1- 二进制 1SPH 1- 二进制 1SCR 9- 二进制 00001001从低位到高位排列 位3:0 (DSS):0111位5:4 (FRF):00位6 (SPO):1位7 (SPH):1位15:8 (SCR):00001001将它们组合成一个16位的值SSICR0低16位有效SCR(8位) SPH SPO FRF(2位) DSS(4位)00001001 1 1 00 0111。 按字节整理000010010x09;110001110xC7。 所以SSICR0应写入0x000009C7。步骤6使能SSI并配置中断可选最后将SSICR1寄存器中的SSE位设置为1模块开始工作。 如果需要中断在此步骤后配置SSIIM寄存器使能所需的中断源并在NVIC嵌套向量中断控制器中使能SSI中断。3.2 配置流程代码示意C语言// 假设寄存器地址已定义例如 #define SSI0_CR1_R (*((volatile uint32_t *)0x40008004)) #define SSI0_CR0_R (*((volatile uint32_t *)0x40008000)) #define SSI0_CPSR_R (*((volatile uint32_t *)0x40008010)) #define SSI0_IM_R (*((volatile uint32_t *)0x40008014)) // ... 其他寄存器定义 void SSI0_Init(void) { // 1. 使能SSI0模块时钟 (假设SYSCTL_RCGC1_R是时钟门控寄存器) SYSCTL_RCGC1_R | SYSCTL_RCGC1_SSI0; // 等待时钟稳定 __asm__ volatile(NOP); __asm__ volatile(NOP); __asm__ volatile(NOP); // 2. 禁用SSI (SSE0) SSI0_CR1_R ~0x00000002; // 清除SSE位 // 3. 配置为主模式 SSI0_CR1_R 0x00000000; // 4. 配置时钟分频器 CPSDVSR 2 SSI0_CPSR_R 0x00000002; // 5. 配置CR0: SCR9, SPH1, SPO1, FRF0 (SPI), DSS7 (8-bit) // 计算出的值为 0x000009C7 SSI0_CR0_R 0x000009C7; // 6. 使能SSI (SSE1) SSI0_CR1_R | 0x00000002; // 7. (可选) 使能接收非空和接收超时中断 // SSI0_IM_R | (SSI_IM_RXIM | SSI_IM_RTIM); // 然后在NVIC中使能SSI0中断... } // 简单的阻塞式发送函数 void SSI0_SendData(uint16_t data) { // 等待发送FIFO有空间 (TNF ! 0) while((SSI0_SR_R 0x00000002) 0) { // 空循环等待 } // 写入数据到数据寄存器 (会自动存入发送FIFO) SSI0_DR_R data; }4. 高级应用与调试技巧4.1 FIFO深度与中断策略优化8级FIFO深度是固定的但如何利用它取决于你的应用场景。低速传感器单次读取例如读取一个温度值。可以采用“发送-轮询-接收”的阻塞模式或者使能接收非空中断。由于数据量小FIFO深度不是瓶颈。高速流数据例如从SPI Flash连续读取数据或向SPI DAC输出音频流。这时必须结合DMA直接存储器访问或精心设计的中断服务程序。DMA方案这是最理想的方案。将SSI的发送/接收FIFO请求连接到DMA通道。你可以设置DMA在半满或全满时产生中断让CPU一次性处理大量数据效率最高CPU占用率最低。纯中断方案如果没有DMA就需要优化中断服务程序。对于发送不要等到FIFO完全空TFE才中断可以设置一个阈值但Stellaris SSI硬件上可能只支持空/非空等固定条件需查手册。更常见的策略是在发送大量数据时先在主循环中填满FIFO然后使能发送空中断。在中断服务程序中继续填充数据并保持FIFO尽可能满直到所有数据发送完毕。对于接收同样在中断中尽可能多地读取数据减少中断次数。4.2 多从机系统设计要点当单个SPI主机需要连接多个从机时除了每个从机需要独立的片选线SSIFss这一基本要求外还需注意总线冲突确保任何时候只有一个从机的输出使能。在SSICR1中从机模式的SOD位可以强制从机输出禁用这在硬件上连在一起时是必要的。主机在切换从机前应确保前一个从机的输出被禁用。时钟极性/相位一致性所有挂载在同一SPI总线上的从机其通信模式CPOL/CPHA必须相同。如果从机模式不同则必须用不同的SSI模块实例或通过GPIO模拟SPI来驱动。片选时序特别是在SPH0的模式下进行连续传输主机需要在帧间操作片选信号。如果从机设备不支持背靠背连续传输主机必须在每帧后释放片选。4.3 常见问题排查与示波器调试当SPI通信失败时按以下步骤排查检查物理连接确认SCLK, MOSI, MISO, CS四根线或三线制连接正确、牢固。这是最常见的问题。确认电源与地确保主从设备共地且从设备供电正常。示波器/逻辑分析仪抓取波形这是最直接的调试手段。重点看片选信号是否在预期时刻拉低/拉高在SPH0连续传输时帧间是否有短暂拉高时钟信号频率是否正确1 Mbps空闲电平是否符合SPO设置第一个数据位的变化和采样边沿是否符合SPH设置数据信号在时钟的哪个边沿变化在哪个边沿稳定采样点发送的数据MOSI是否符合预期接收的数据MISO上是否有从机的回复检查软件配置时钟配置重新计算CPSDVSR和SCR确保波特率精确。有时计算出的SCR不是整数需要取舍这会引入误差需确保误差在从设备容限内。数据对齐确认写入SSIDR的数据是否已右对齐。FIFO状态在发送前检查TNF在接收前检查RNE避免操作未就绪的FIFO。中断标志如果使用中断确保在ISR中正确清除了中断标志。特殊格式问题TI SSF格式检查片选是否是单个时钟周期的高脉冲而不是持续低电平。MICROWIRE格式检查主机在发送8位控制字后是否留出了一个时钟的等待时间再期待从机回复。检查SSIFss的建立/保持时间是否满足要求。一个典型的调试案例配置为Mode 0 (SPO0, SPH0)但示波器发现从机在时钟上升沿采样数据不稳定。排查发现从机数据手册要求Mode 0下数据在时钟上升沿稳定但主机配置错误数据在上升沿同时变化。这实际上是SPH配置错误将SPH从0改为1即Mode 1数据在上升沿变化在下降沿稳定满足了从机在下一个上升沿采样的要求问题解决。这说明了深刻理解时钟相位对采样点影响的重要性。5. 不同帧格式的时序细节与配置陷阱深入理解波形时序是解决复杂通信问题的关键。我们结合示波器图形来剖析三种格式的细微差别。5.1 TI同步串行格式的脉冲片选TI格式的核心是SSIFss的脉冲行为。在空闲期SSIClk为低SSIFss为低SSITx为高阻。当发送FIFO有数据时SSIFss会拉高一个时钟周期然后数据帧开始传输。这个脉冲明确标志了帧的开始在多从机分时复用总线时非常清晰。陷阱有些从设备可能将这个脉冲识别为复位或特殊命令。务必查阅从设备手册确认其支持TI格式并且这个脉冲不会引发意外动作。此外由于每个帧都有脉冲开销在极高频率连续传输时其效率略低于SPI格式。5.2 Freescale SPI四种模式的波形记忆诀窍四种模式容易混淆我总结了一个简单的“看边沿”诀窍而不是死记硬背CPOL/CPHA先看SPO定空闲电平0低1高。再看SPH定采样边沿关键在于第一个跳变沿。如果SPH0数据在第一个时钟跳变沿被采样。那么数据必须在这个跳变沿之前就已经稳定建立。因此数据的变化发生在与第一个跳变沿相反的边沿对于单次传输通常是前一帧的末尾或片选有效后立即变化。如果SPH1数据在第二个时钟跳变沿被采样。那么数据在第一个跳变沿时可以变化并在第二个跳变沿前保持稳定。以SPO0空闲低为例SPH0第一个跳变沿是上升沿从低到高。数据在上升沿被采样因此数据必须在上升沿前稳定通常在下降沿变化。SPH1第一个跳变沿是上升沿但采样发生在第二个跳变沿下降沿。数据在上升沿时可以变化并在下降沿前稳定。关于SPH0时连续传输的片选脉冲陷阱这是硬件设计导致的。在SPH0模式下从设备在片选有效期间会在每个时钟沿锁存数据。如果片选持续有效从设备无法区分一帧的结束和下一帧的开始其内部移位寄存器无法为新帧重置。因此主机必须在帧间拉高片选告诉从设备“上一帧结束了准备下一帧”。这个脉冲的宽度通常至少需要一个时钟周期。许多SPI驱动代码在实现连续传输时忽略了这一点导致从设备只能正确接收第一帧数据。解决方案在SPH0模式下如果你的驱动库或硬件不支持自动产生片选脉冲你需要在软件层面在发送完一帧数据后手动拉高再拉低片选GPIO如果使用硬件片选则可能需要插入一个字节的延时或切换片选。5.3 MICROWIRE格式的半双工握手MICROWIRE的独特之处在于其半双工和命令-响应机制。主机发送的8位控制字其含义完全由从设备定义可能包含读/写命令、寄存器地址等。那个“一个时钟周期的等待”是协议规定的主机必须留出这个时间让从设备解析命令并准备数据。常见错误是主机在发送完控制字后立即试图读取数据这会读到无效值或上一帧的残留数据。正确的做法是在发送完控制字后继续提供时钟但先丢弃第一个时钟周期接收到的数据可能是无效的然后才开始读取有效的回复数据。在软件FIFO或DMA设置中需要考虑到这个偏移。6. 寄存器精讲与位操作实战手册中的寄存器描述是权威参考但我们需要知道如何高效安全地操作它们。6.1 关键寄存器位操作示例安全地修改配置任何对SSICR0、SSICR1除了SSE位、SSICPSR的修改都必须先禁用SSI (SSE0)。一个稳健的配置函数总是以SSICR1 ~SSE开始。读写数据寄存器SSIDR这是一个双功能寄存器。读操作永远是从接收FIFO弹出数据写操作永远是向发送FIFO压入数据。它没有地址区分功能由操作指令本身决定。在中断服务程序中读取数据使用data SSIDR_R;发送数据使用SSIDR_R data;。状态寄存器SSISR的轮询使用// 等待直到发送FIFO非满然后写入数据 while((SSI0_SR_R 0x00000002) 0); // 等待TNF位为1 SSI0_DR_R myData; // 等待直到接收FIFO非空然后读取数据 while((SSI0_SR_R 0x00000004) 0); // 等待RNE位为1 receivedData SSI0_DR_R;中断状态处理在ISR中应读取SSIMIS来确定中断源并根据优先级处理。例如接收溢出(RORRIS)是最高优先级的错误需要立即处理并清空FIFO。典型的ISR结构void SSI0_Handler(void) { uint32_t mis SSI0_MIS_R; // 读取屏蔽后的中断状态 if(mis SSI_MIS_RORRIS) { // 接收溢出清空接收FIFO记录错误 while(SSI0_SR_R SSI_SR_RNE) { (void)SSI0_DR_R; } // 丢弃所有数据 SSI0_ICR_R SSI_ICR_RORIC; // 清除中断标志 g_ssi_error | SSI_ERROR_OVERRUN; } if(mis SSI_MIS_RXRIS) { // 接收FIFO非空读取数据 while(SSI0_SR_R SSI_SR_RNE) { g_rx_buffer[rx_index] SSI0_DR_R; if(rx_index BUFFER_SIZE) rx_index 0; } // 注意读取数据本身不会清除中断标志需要靠读取后RNE变0或超时 // 但通常我们依赖下一次RNE事件或超时中断来再次触发 } if(mis SSI_MIS_RTRIS) { // 接收超时读取可能残留的数据 if(SSI0_SR_R SSI_SR_RNE) { g_rx_buffer[rx_index] SSI0_DR_R; } SSI0_ICR_R SSI_ICR_RTIC; // 清除超时中断标志 } if(mis SSI_MIS_TXRIS) { // 发送FIFO空填充更多数据 while((SSI0_SR_R SSI_SR_TNF) (tx_index tx_count)) { SSI0_DR_R g_tx_buffer[tx_index]; } if(tx_index tx_count) { // 所有数据发送完毕可禁用发送空中断 SSI0_IM_R ~SSI_IM_TXIM; g_tx_complete 1; } } }6.2 性能调优与计算验证波特率计算是关键。公式Fssiclk Fsysclk / (CPSDVSR * (1 SCR))中CPSDVSR必须是2到254之间的偶数。SCR范围是0-255。选择的原则是优先让CPSDVSR取较小的偶数如2, 4, 6以获得更精细的波特率调整能力因为SCR的步进是1。计算出的SCR应尽可能接近整数。误差计算公式为误差 |目标频率 - 实际频率| / 目标频率。对于UART通常要求误差小于2%对于SPI许多设备容忍度更高但最好也控制在1%以内。过高的SCR值会导致时钟分频比过大可能影响时钟信号的稳定性。通常SCR不宜超过100。举例验证系统时钟16MHz目标波特率500kHz。 尝试CPSDVSR2SCR (16M / (2 * 500k)) - 1 16 - 1 15。实际频率16M / (2*16) 500kHz零误差。 尝试CPSDVSR4SCR (16M / (4 * 500k)) - 1 8 - 1 7。实际频率16M / (4*8) 500kHz也是零误差。 两者均可选择CPSDVSR4, SCR7可能对系统时钟树的负载更小。7. 跨平台应用与设计思想迁移虽然本文以Stellaris为例但SSI/SPI的核心思想是通用的。当你使用STM32的SPI、ESP32的SPI、甚至是Linux内核中的SPI驱动时都会遇到以下概念FIFO/DR寄存器几乎所有硬件SPI都有数据寄存器其背后通常有硬件FIFO只是深度不同可能是14816等。操作方式都是写DR发送读DR接收。中断与DMA都有发送完成、接收就绪、错误等中断标志。都支持与DMA控制器联动实现大数据量搬运。时钟极性与相位CPOL和CPHA是SPI的标准参数任何SPI配置界面都会看到它们对应这里的SPO和SPH。片选管理硬件片选NSS和软件片选GPIO控制的选择。硬件片选可能自动行为不同如TI的脉冲、SPI的持续有效。帧格式虽然TI SSF和MICROWIRE不常见但标准SPI模式是通用的。一些设备可能支持“Motorola SPI”和“TI SPI”两种格式选择其实就是对片选行为的定义不同。因此学习Stellaris SSI的深层机制能让你在面对任何平台的SPI时都能快速抓住重点看数据寄存器如何操作、看中断如何配置、看时钟极性和相位如何设置、看片选是自动还是手动管理。这份底层理解远比死记硬背某个库函数的调用顺序更有价值。当你遇到一个陌生的SPI设备驱动不起来时第一反应应该是“让我用逻辑分析仪看看时钟和数据波形对照数据手册要求的时序模式CPOL/CPHA检查一下。” 这种基于原理的调试能力才是嵌入式工程师的核心竞争力。
深入解析SPI通信：FIFO、中断与帧格式的底层原理与实战配置
1. 项目概述与核心价值在嵌入式开发领域尤其是涉及传感器、存储器、显示屏驱动等外设时同步串行接口SSI或我们更常说的SPISerial Peripheral Interface几乎是绕不开的核心技术。它不像UART那样需要复杂的波特率协商也不像I2C那样受限于总线速度和地址冲突SPI以其简单、高速、全双工的特性成为了芯片间短距离通信的“硬通货”。然而很多开发者尤其是刚入行的朋友往往只停留在“四根线SCLK, MOSI, MISO, CS接上就能用”的层面一旦遇到数据丢失、时序错乱或者需要高效处理大量数据时就容易抓瞎。问题的根源常常在于对接口底层机制——特别是FIFO先进先出缓冲区、中断服务以及帧格式配置——的理解不够深入。今天我就以TI的Stellaris LM3S系列微控制器中的SSI模块为例带大家彻底拆解这套机制。这不仅仅是某个特定芯片的说明书解读其设计思想具有普遍性。理解了一个模块的FIFO如何工作、中断如何触发、时钟相位极性如何影响采样点你就能举一反三轻松驾驭其他厂商的SPI控制器。我们会从最根本的“为什么需要FIFO”和“中断如何提升效率”讲起一直深入到三种不同帧格式TI SSF, Freescale SPI, MICROWIRE的时序细节和配置陷阱。我的目标是让你读完这篇文章后不仅能照着步骤配置好一个SPI外设更能清楚地知道每一个配置位背后的物理意义在调试时能通过波形一眼看出问题所在在设计系统时能合理运用中断和FIFO深度来优化性能。无论是驱动一块SPI Flash还是读取一个高精度ADC的数据这些底层知识都是你写出稳定、高效驱动代码的基石。2. SSI/SPI核心机制深度解析2.1 FIFO数据流速的“缓冲池”为什么微控制器的串行接口需要FIFO我们可以把它想象成快递柜。CPU是发货方/收货方而SPI的移位寄存器是快递员。如果没有快递柜FIFO快递员必须每送一个包裹就等CPU亲自交接一次效率极低。CPU可能正在处理其他高优先级任务无法即时响应导致快递员移位寄存器空等或者包裹数据丢失。在Stellaris SSI模块中发送和接收各有一个独立的、8级深度、16位宽的FIFO。这个设计解决了几个关键问题速度匹配CPU通过总线写数据到FIFO的速度与SPI时钟一位一位移出的速度通常不在一个数量级。FIFO允许CPU一次性写入多个数据比如一次写满8个然后去处理其他任务SPI模块则从FIFO中按顺序取出数据发送实现了“批处理”极大解放了CPU。降低中断频率如果没有FIFO每发送或接收一个字节都可能需要CPU介入通过中断或轮询系统开销巨大。有了FIFO我们可以设置“水位线”中断。例如可以设置当发送FIFO空TFE或接收FIFO非空RNE时再产生中断让CPU一次处理多个数据将中断频率降低数倍。保证数据流连续性在连续传输场景下如向显示屏刷帧FIFO的存在使得数据流不会因为CPU的短暂延迟而中断避免了屏幕上出现撕裂或闪烁。操作要点写入发送FIFOCPU通过写SSIDR寄存器实现。这里有一个极易出错的细节当数据帧长度小于16位时比如常见的8位你必须手动将数据右对齐写入SSIDR的低位高位补0。模块的发送逻辑会自动忽略高位。例如发送8位数据0xA5应写入0x00A5。读取接收FIFOCPU通过读SSIDR寄存器实现。接收逻辑会自动将小于16位的数据右对齐所以你读到的DATA字段低位就是有效数据直接使用即可。状态查询通过SSISR寄存器可以实时查询FIFO状态TFE发送空、TNF发送非满、RNE接收非空、RFF接收满。这是轮询方式驱动的基础。实操心得在初始化任何SPI传输前一个良好的习惯是检查并清空FIFO。虽然手册提到禁用SSISSE0不会清空FIFO这允许你预先填充发送FIFO但在异常复位或重新配置后最安全的做法是先禁用SSI然后通过连续读取SSIDR直到RNE为0来清空接收FIFO通过检查TFE确保发送FIFO为空。这可以避免残留的陈旧数据干扰第一次通信。2.2 中断系统让CPU“该出手时才出手”轮询FIFO状态SSISR是一种简单但低效的方式CPU需要不断询问“活干完了没”无法执行其他任务。中断机制让外设在“需要服务”时主动通知CPU实现了异步高效处理。Stellaris SSI的中断源被精心设计为四类它们逻辑“或”后产生一个总的中断请求给内核发送FIFO服务中断通常配置为当发送FIFO为空TFE时触发。这意味着上一批数据已全部发出CPU可以安全地填充下一批数据了。接收FIFO服务中断通常配置为当接收FIFO非空RNE时触发。这意味着已经收到数据CPU需要及时读取以免FIFO溢出。接收超时中断当接收FIFO中有数据但在一段时间内具体超时周期与时钟有关没有收到新数据也没有被读取时触发。这个中断非常有用它可以用来处理那些数据帧长度不固定或通信意外中断的场景确保残留在FIFO中的数据能被及时取出。接收溢出中断当接收FIFO已满但移位寄存器又收到一个新数据时触发。这是严重的错误意味着CPU处理速度跟不上接收速度数据已丢失。配置与管理中断使能通过SSIIM寄存器对上述四类中断进行独立使能。例如只使能接收非空中断RORIM和RTIM通常也建议使能以处理异常。中断状态SSIRIS是原始中断状态寄存器无论中断是否被屏蔽只要条件满足对应位就置1。SSIMIS是屏蔽后的中断状态寄存器只有被SSIIM使能的中断源触发才会在这里置1。在中断服务程序ISR中你应该查询SSIMIS来确定具体是哪个事件触发了中断。中断清除通过向SSIICR寄存器的对应位写1来清除中断标志。特别注意清除的是中断标志位而不是FIFO里的数据。避坑指南一个常见的错误是在中断服务程序中只取数据而不清除中断标志。对于接收非空中断RORIM如果你只读数据但FIFO仍未空中断标志会一直有效导致中断不断重入系统卡死。正确的顺序是进入ISR - 读取SSIMIS判断中断源 - 处理数据读SSIDR- 向SSIICR相应位写1清除标志 - 退出ISR。对于接收超时和溢出中断也务必在处理后清除标志。2.3 帧格式与时钟模式通信的“方言”协议这是SPI配置中最灵活也最容易出错的部分。Stellaris SSI支持三种帧格式本质上是定义了片选SSIFss和时钟SSIClk在空闲和传输期间的行为规则。1. Texas Instruments同步串行TI SSF格式这是一种相对简单的格式。其特点是片选信号SSIFss在每个数据帧开始时产生一个时钟周期的高脉冲。时钟SSIClk在空闲时为低电平。时序在SSIFss脉冲上升沿后主从设备在SSIClk的上升沿输出数据在下降沿采样输入数据。发送和接收同时进行全双工。应用场景常见于TI自家的某些音频编解码器或传感器。它的优点是在多从机系统中通过片选脉冲可以清晰地标识每一帧的开始抗干扰性较好。2. Freescale SPI格式这是最广泛使用的SPI标准。其特点是片选SSIFss在整帧传输期间保持有效低电平而时钟的极性和相位可以编程配置这就是著名的CPOL和CPHA在SSI中对应SPO和SPH位。SPO(Clock Polarity)时钟空闲状态。0空闲时SSIClk为低电平。1空闲时SSIClk为高电平。SPH(Clock Phase)数据采样边沿。0在第一个时钟边沿即SSIClk从空闲状态第一次跳变时采样数据。1在第二个时钟边沿采样数据。SPO和SPH组合成四种模式Mode 0-3必须与从设备的数据手册要求严格匹配Mode 0:SPO0,SPH0。时钟空闲低数据在上升沿采样第一个边沿下降沿变化。Mode 1:SPO0,SPH1。时钟空闲低数据在下降沿采样第二个边沿上升沿变化。Mode 2:SPO1,SPH0。时钟空闲高数据在下降沿采样第一个边沿上升沿变化。Mode 3:SPO1,SPH1。时钟空闲高数据在上升沿采样第二个边沿下降沿变化。一个关键细节当SPH0时在连续传输背靠背模式下SSIFss片选信号必须在每帧之间有一个短暂的高电平脉冲。这是因为在SPH0模式下从设备在片选有效期间会锁存数据如果片选一直有效从设备无法在帧间准备新数据。主设备必须在帧间拉高片选再拉低以“解锁”从设备。而SPH1时则无此要求片选可以持续拉低。3. MICROWIRE格式这是一种半双工协议常用于一些老式的EEPROM或数字电位器。它的传输分为两个阶段控制阶段主机先发送一个8位的控制命令字节。在此期间主机只发不收SSIRx为高阻。数据阶段从机在解码命令后等待一个时钟周期然后开始向主机返回4-16位的数据。应用注意MICROWIRE模式下从机在SSIFss变低后的第一个SSIClk上升沿采样第一个数据位。因此如果主机使用自由运行的时钟必须确保SSIFss的下落沿满足相对于该时钟上升沿的建立时间和保持时间要求手册中要求建立时间至少2个时钟周期保持时间至少1个时钟周期否则可能采样错误。3. 从零开始的SSI模块配置实战理解了原理我们来看如何一步步配置Stellaris SSI模块。假设我们需要配置为主机模式使用Freescale SPI格式Mode 3即SPO1,SPH1比特率1 Mbps数据帧8位。系统时钟SysClk为20 MHz。3.1 配置步骤与寄存器详解配置必须遵循严格的顺序尤其是在修改关键控制寄存器前必须确保SSI已禁用。步骤1使能模块时钟任何外设使用前必须先开启其时钟门控。通过设置RCGC1寄存器中的SSI位具体位需查芯片手册为1。重要开启时钟后必须等待至少3个系统时钟周期才能访问该模块的寄存器这是为了让时钟信号稳定。步骤2禁用SSI在修改配置寄存器SSICR0,SSICR1等之前必须确保SSICR1寄存器中的SSE位为0。这是一个安全锁防止在运行中更改配置导致通信错误。步骤3配置主从模式与基本控制写SSICR1寄存器。主模式写入0x0000.0000。从模式输出使能写入0x0000.0004。从模式输出禁用写入0x0000.000C。这在多从机共享MISO线时有用确保未选中的从机不驱动总线。LBM位回环模式通常设为0正常工作。设为1时内部将发送移位寄存器输出直接连到接收移位寄存器输入用于自测试不涉及外部引脚。步骤4配置时钟分频比特率计算公式为Fssiclk Fsysclk / (CPSDVSR * (1 SCR))其中CPSDVSR是SSICPSR寄存器中设置的偶数分频值2-254。SCR是SSICR0寄存器中SCR字段的值0-255。我们的目标Fssiclk是1 MHzFsysclk是20 MHz。代入公式1 20 / (CPSDVSR * (1 SCR))。 我们需要找到一对合适的整数。一个常见策略是先设定CPSDVSR为一个较小的偶数再计算SCR。设CPSDVSR2则公式变为1 20 / (2 * (1SCR))1SCR 10SCR 9。 因此向SSICPSR寄存器写入0x2向SSICR0的SCR字段位15:8写入9。步骤5配置帧格式、数据大小与时钟模式这是SSICR0寄存器的核心功能。DSS数据大小选择对于8位数据查表可知应设置为0x7。对应位3:0。FRF帧格式对于Freescale SPI设置为0x0。对应位5:4。SPO和SPH根据Mode 3SPO1,SPH1。对应位6和7。SCR上一步已计算为9。现在我们来组合SSICR0的值。假设其他保留位为0DSS 0x7- 二进制 0111FRF 0x0- 二进制 00SPO 1- 二进制 1SPH 1- 二进制 1SCR 9- 二进制 00001001从低位到高位排列 位3:0 (DSS):0111位5:4 (FRF):00位6 (SPO):1位7 (SPH):1位15:8 (SCR):00001001将它们组合成一个16位的值SSICR0低16位有效SCR(8位) SPH SPO FRF(2位) DSS(4位)00001001 1 1 00 0111。 按字节整理000010010x09;110001110xC7。 所以SSICR0应写入0x000009C7。步骤6使能SSI并配置中断可选最后将SSICR1寄存器中的SSE位设置为1模块开始工作。 如果需要中断在此步骤后配置SSIIM寄存器使能所需的中断源并在NVIC嵌套向量中断控制器中使能SSI中断。3.2 配置流程代码示意C语言// 假设寄存器地址已定义例如 #define SSI0_CR1_R (*((volatile uint32_t *)0x40008004)) #define SSI0_CR0_R (*((volatile uint32_t *)0x40008000)) #define SSI0_CPSR_R (*((volatile uint32_t *)0x40008010)) #define SSI0_IM_R (*((volatile uint32_t *)0x40008014)) // ... 其他寄存器定义 void SSI0_Init(void) { // 1. 使能SSI0模块时钟 (假设SYSCTL_RCGC1_R是时钟门控寄存器) SYSCTL_RCGC1_R | SYSCTL_RCGC1_SSI0; // 等待时钟稳定 __asm__ volatile(NOP); __asm__ volatile(NOP); __asm__ volatile(NOP); // 2. 禁用SSI (SSE0) SSI0_CR1_R ~0x00000002; // 清除SSE位 // 3. 配置为主模式 SSI0_CR1_R 0x00000000; // 4. 配置时钟分频器 CPSDVSR 2 SSI0_CPSR_R 0x00000002; // 5. 配置CR0: SCR9, SPH1, SPO1, FRF0 (SPI), DSS7 (8-bit) // 计算出的值为 0x000009C7 SSI0_CR0_R 0x000009C7; // 6. 使能SSI (SSE1) SSI0_CR1_R | 0x00000002; // 7. (可选) 使能接收非空和接收超时中断 // SSI0_IM_R | (SSI_IM_RXIM | SSI_IM_RTIM); // 然后在NVIC中使能SSI0中断... } // 简单的阻塞式发送函数 void SSI0_SendData(uint16_t data) { // 等待发送FIFO有空间 (TNF ! 0) while((SSI0_SR_R 0x00000002) 0) { // 空循环等待 } // 写入数据到数据寄存器 (会自动存入发送FIFO) SSI0_DR_R data; }4. 高级应用与调试技巧4.1 FIFO深度与中断策略优化8级FIFO深度是固定的但如何利用它取决于你的应用场景。低速传感器单次读取例如读取一个温度值。可以采用“发送-轮询-接收”的阻塞模式或者使能接收非空中断。由于数据量小FIFO深度不是瓶颈。高速流数据例如从SPI Flash连续读取数据或向SPI DAC输出音频流。这时必须结合DMA直接存储器访问或精心设计的中断服务程序。DMA方案这是最理想的方案。将SSI的发送/接收FIFO请求连接到DMA通道。你可以设置DMA在半满或全满时产生中断让CPU一次性处理大量数据效率最高CPU占用率最低。纯中断方案如果没有DMA就需要优化中断服务程序。对于发送不要等到FIFO完全空TFE才中断可以设置一个阈值但Stellaris SSI硬件上可能只支持空/非空等固定条件需查手册。更常见的策略是在发送大量数据时先在主循环中填满FIFO然后使能发送空中断。在中断服务程序中继续填充数据并保持FIFO尽可能满直到所有数据发送完毕。对于接收同样在中断中尽可能多地读取数据减少中断次数。4.2 多从机系统设计要点当单个SPI主机需要连接多个从机时除了每个从机需要独立的片选线SSIFss这一基本要求外还需注意总线冲突确保任何时候只有一个从机的输出使能。在SSICR1中从机模式的SOD位可以强制从机输出禁用这在硬件上连在一起时是必要的。主机在切换从机前应确保前一个从机的输出被禁用。时钟极性/相位一致性所有挂载在同一SPI总线上的从机其通信模式CPOL/CPHA必须相同。如果从机模式不同则必须用不同的SSI模块实例或通过GPIO模拟SPI来驱动。片选时序特别是在SPH0的模式下进行连续传输主机需要在帧间操作片选信号。如果从机设备不支持背靠背连续传输主机必须在每帧后释放片选。4.3 常见问题排查与示波器调试当SPI通信失败时按以下步骤排查检查物理连接确认SCLK, MOSI, MISO, CS四根线或三线制连接正确、牢固。这是最常见的问题。确认电源与地确保主从设备共地且从设备供电正常。示波器/逻辑分析仪抓取波形这是最直接的调试手段。重点看片选信号是否在预期时刻拉低/拉高在SPH0连续传输时帧间是否有短暂拉高时钟信号频率是否正确1 Mbps空闲电平是否符合SPO设置第一个数据位的变化和采样边沿是否符合SPH设置数据信号在时钟的哪个边沿变化在哪个边沿稳定采样点发送的数据MOSI是否符合预期接收的数据MISO上是否有从机的回复检查软件配置时钟配置重新计算CPSDVSR和SCR确保波特率精确。有时计算出的SCR不是整数需要取舍这会引入误差需确保误差在从设备容限内。数据对齐确认写入SSIDR的数据是否已右对齐。FIFO状态在发送前检查TNF在接收前检查RNE避免操作未就绪的FIFO。中断标志如果使用中断确保在ISR中正确清除了中断标志。特殊格式问题TI SSF格式检查片选是否是单个时钟周期的高脉冲而不是持续低电平。MICROWIRE格式检查主机在发送8位控制字后是否留出了一个时钟的等待时间再期待从机回复。检查SSIFss的建立/保持时间是否满足要求。一个典型的调试案例配置为Mode 0 (SPO0, SPH0)但示波器发现从机在时钟上升沿采样数据不稳定。排查发现从机数据手册要求Mode 0下数据在时钟上升沿稳定但主机配置错误数据在上升沿同时变化。这实际上是SPH配置错误将SPH从0改为1即Mode 1数据在上升沿变化在下降沿稳定满足了从机在下一个上升沿采样的要求问题解决。这说明了深刻理解时钟相位对采样点影响的重要性。5. 不同帧格式的时序细节与配置陷阱深入理解波形时序是解决复杂通信问题的关键。我们结合示波器图形来剖析三种格式的细微差别。5.1 TI同步串行格式的脉冲片选TI格式的核心是SSIFss的脉冲行为。在空闲期SSIClk为低SSIFss为低SSITx为高阻。当发送FIFO有数据时SSIFss会拉高一个时钟周期然后数据帧开始传输。这个脉冲明确标志了帧的开始在多从机分时复用总线时非常清晰。陷阱有些从设备可能将这个脉冲识别为复位或特殊命令。务必查阅从设备手册确认其支持TI格式并且这个脉冲不会引发意外动作。此外由于每个帧都有脉冲开销在极高频率连续传输时其效率略低于SPI格式。5.2 Freescale SPI四种模式的波形记忆诀窍四种模式容易混淆我总结了一个简单的“看边沿”诀窍而不是死记硬背CPOL/CPHA先看SPO定空闲电平0低1高。再看SPH定采样边沿关键在于第一个跳变沿。如果SPH0数据在第一个时钟跳变沿被采样。那么数据必须在这个跳变沿之前就已经稳定建立。因此数据的变化发生在与第一个跳变沿相反的边沿对于单次传输通常是前一帧的末尾或片选有效后立即变化。如果SPH1数据在第二个时钟跳变沿被采样。那么数据在第一个跳变沿时可以变化并在第二个跳变沿前保持稳定。以SPO0空闲低为例SPH0第一个跳变沿是上升沿从低到高。数据在上升沿被采样因此数据必须在上升沿前稳定通常在下降沿变化。SPH1第一个跳变沿是上升沿但采样发生在第二个跳变沿下降沿。数据在上升沿时可以变化并在下降沿前稳定。关于SPH0时连续传输的片选脉冲陷阱这是硬件设计导致的。在SPH0模式下从设备在片选有效期间会在每个时钟沿锁存数据。如果片选持续有效从设备无法区分一帧的结束和下一帧的开始其内部移位寄存器无法为新帧重置。因此主机必须在帧间拉高片选告诉从设备“上一帧结束了准备下一帧”。这个脉冲的宽度通常至少需要一个时钟周期。许多SPI驱动代码在实现连续传输时忽略了这一点导致从设备只能正确接收第一帧数据。解决方案在SPH0模式下如果你的驱动库或硬件不支持自动产生片选脉冲你需要在软件层面在发送完一帧数据后手动拉高再拉低片选GPIO如果使用硬件片选则可能需要插入一个字节的延时或切换片选。5.3 MICROWIRE格式的半双工握手MICROWIRE的独特之处在于其半双工和命令-响应机制。主机发送的8位控制字其含义完全由从设备定义可能包含读/写命令、寄存器地址等。那个“一个时钟周期的等待”是协议规定的主机必须留出这个时间让从设备解析命令并准备数据。常见错误是主机在发送完控制字后立即试图读取数据这会读到无效值或上一帧的残留数据。正确的做法是在发送完控制字后继续提供时钟但先丢弃第一个时钟周期接收到的数据可能是无效的然后才开始读取有效的回复数据。在软件FIFO或DMA设置中需要考虑到这个偏移。6. 寄存器精讲与位操作实战手册中的寄存器描述是权威参考但我们需要知道如何高效安全地操作它们。6.1 关键寄存器位操作示例安全地修改配置任何对SSICR0、SSICR1除了SSE位、SSICPSR的修改都必须先禁用SSI (SSE0)。一个稳健的配置函数总是以SSICR1 ~SSE开始。读写数据寄存器SSIDR这是一个双功能寄存器。读操作永远是从接收FIFO弹出数据写操作永远是向发送FIFO压入数据。它没有地址区分功能由操作指令本身决定。在中断服务程序中读取数据使用data SSIDR_R;发送数据使用SSIDR_R data;。状态寄存器SSISR的轮询使用// 等待直到发送FIFO非满然后写入数据 while((SSI0_SR_R 0x00000002) 0); // 等待TNF位为1 SSI0_DR_R myData; // 等待直到接收FIFO非空然后读取数据 while((SSI0_SR_R 0x00000004) 0); // 等待RNE位为1 receivedData SSI0_DR_R;中断状态处理在ISR中应读取SSIMIS来确定中断源并根据优先级处理。例如接收溢出(RORRIS)是最高优先级的错误需要立即处理并清空FIFO。典型的ISR结构void SSI0_Handler(void) { uint32_t mis SSI0_MIS_R; // 读取屏蔽后的中断状态 if(mis SSI_MIS_RORRIS) { // 接收溢出清空接收FIFO记录错误 while(SSI0_SR_R SSI_SR_RNE) { (void)SSI0_DR_R; } // 丢弃所有数据 SSI0_ICR_R SSI_ICR_RORIC; // 清除中断标志 g_ssi_error | SSI_ERROR_OVERRUN; } if(mis SSI_MIS_RXRIS) { // 接收FIFO非空读取数据 while(SSI0_SR_R SSI_SR_RNE) { g_rx_buffer[rx_index] SSI0_DR_R; if(rx_index BUFFER_SIZE) rx_index 0; } // 注意读取数据本身不会清除中断标志需要靠读取后RNE变0或超时 // 但通常我们依赖下一次RNE事件或超时中断来再次触发 } if(mis SSI_MIS_RTRIS) { // 接收超时读取可能残留的数据 if(SSI0_SR_R SSI_SR_RNE) { g_rx_buffer[rx_index] SSI0_DR_R; } SSI0_ICR_R SSI_ICR_RTIC; // 清除超时中断标志 } if(mis SSI_MIS_TXRIS) { // 发送FIFO空填充更多数据 while((SSI0_SR_R SSI_SR_TNF) (tx_index tx_count)) { SSI0_DR_R g_tx_buffer[tx_index]; } if(tx_index tx_count) { // 所有数据发送完毕可禁用发送空中断 SSI0_IM_R ~SSI_IM_TXIM; g_tx_complete 1; } } }6.2 性能调优与计算验证波特率计算是关键。公式Fssiclk Fsysclk / (CPSDVSR * (1 SCR))中CPSDVSR必须是2到254之间的偶数。SCR范围是0-255。选择的原则是优先让CPSDVSR取较小的偶数如2, 4, 6以获得更精细的波特率调整能力因为SCR的步进是1。计算出的SCR应尽可能接近整数。误差计算公式为误差 |目标频率 - 实际频率| / 目标频率。对于UART通常要求误差小于2%对于SPI许多设备容忍度更高但最好也控制在1%以内。过高的SCR值会导致时钟分频比过大可能影响时钟信号的稳定性。通常SCR不宜超过100。举例验证系统时钟16MHz目标波特率500kHz。 尝试CPSDVSR2SCR (16M / (2 * 500k)) - 1 16 - 1 15。实际频率16M / (2*16) 500kHz零误差。 尝试CPSDVSR4SCR (16M / (4 * 500k)) - 1 8 - 1 7。实际频率16M / (4*8) 500kHz也是零误差。 两者均可选择CPSDVSR4, SCR7可能对系统时钟树的负载更小。7. 跨平台应用与设计思想迁移虽然本文以Stellaris为例但SSI/SPI的核心思想是通用的。当你使用STM32的SPI、ESP32的SPI、甚至是Linux内核中的SPI驱动时都会遇到以下概念FIFO/DR寄存器几乎所有硬件SPI都有数据寄存器其背后通常有硬件FIFO只是深度不同可能是14816等。操作方式都是写DR发送读DR接收。中断与DMA都有发送完成、接收就绪、错误等中断标志。都支持与DMA控制器联动实现大数据量搬运。时钟极性与相位CPOL和CPHA是SPI的标准参数任何SPI配置界面都会看到它们对应这里的SPO和SPH。片选管理硬件片选NSS和软件片选GPIO控制的选择。硬件片选可能自动行为不同如TI的脉冲、SPI的持续有效。帧格式虽然TI SSF和MICROWIRE不常见但标准SPI模式是通用的。一些设备可能支持“Motorola SPI”和“TI SPI”两种格式选择其实就是对片选行为的定义不同。因此学习Stellaris SSI的深层机制能让你在面对任何平台的SPI时都能快速抓住重点看数据寄存器如何操作、看中断如何配置、看时钟极性和相位如何设置、看片选是自动还是手动管理。这份底层理解远比死记硬背某个库函数的调用顺序更有价值。当你遇到一个陌生的SPI设备驱动不起来时第一反应应该是“让我用逻辑分析仪看看时钟和数据波形对照数据手册要求的时序模式CPOL/CPHA检查一下。” 这种基于原理的调试能力才是嵌入式工程师的核心竞争力。
