1. 项目概述在无线通信、雷达系统、高端测量仪器这些对信号保真度要求极高的领域高速模数转换器ADC的性能往往是整个系统性能的瓶颈。我们这些做硬件设计的工程师每天都在和信号完整性、时序裕量、电源噪声这些“魔鬼”打交道。选择一颗合适的ADC只是第一步如何把它“伺候”好让它在你的PCB上发挥出数据手册上标称的性能才是真正的挑战。今天要聊的这颗ADS5545是德州仪器TI推出的一款14位、170 MSPS的高性能ADC。它最吸引我的地方不是那高达74 dBFS的SNR在70 MHz中频下也不是85 dBc的SFDR而是它提供了两种截然不同的输出接口选项双倍数据率低压差分信号DDR LVDS和并行CMOS。这就像给你的设计工具箱里多配了一把瑞士军刀面对不同的系统架构、不同的传输距离和不同的成本预算你都有了应对方案。我在多个通信基站和软件定义无线电SDR项目中都用过这颗芯片实测下来它的灵活性和稳定性确实让人印象深刻。这篇文章我就结合自己的踩坑经验抛开数据手册上那些冰冷的参数表格重点拆解ADS5545这两种输出接口的核心原理、配置细节、PCB布局要点以及在实际调试中会遇到哪些“坑”。无论你是正在选型还是已经画好了板子准备调试希望这些从一线项目里总结出来的干货能帮你少走点弯路。2. DDR LVDS接口深度解析与实战配置2.1 DDR LVDS的核心优势与工作原理为什么在高速ADC中LVDS接口几乎成了标配简单说就三个词抗干扰、低功耗、低噪声。在170 MSPS的采样率下14位数据总线意味着每秒有超过23.8 Gbps的原始数据要从ADC吐出来。如果用传统的单端CMOS信号这么大的数据流带来的开关噪声足以把ADC自身敏感的模拟前端“淹没”导致信噪比SNR急剧恶化。ADS5545的DDR LVDS接口巧妙地解决了这个问题。首先它采用差分信号传输两根线P和M上的信号幅值相等、相位相反。外部的共模噪声会被同时耦合到这两根线上在接收端通过减法被抵消掉抗共模干扰能力极强。其次LVDS的摆幅很低典型值只有350 mV单端这比动辄3.3V摆幅的CMOS信号产生的电磁辐射EMI小得多对系统其他部分的干扰也小。最后低摆幅意味着更小的电流切换功耗自然就下来了。它的“DDR”双倍数据率机制更是数据传输效率的“倍增器”。如图54所示ADS5545将14位数据分为7对差分LVDS线。每一对线例如D0_D1_P/M在一个时钟周期内传输两位数据偶数位D0, D2, D4...在输出时钟CLKOUTP的下降沿输出奇数位D1, D3, D5...在CLKOUTP的上升沿输出。这样在物理引脚数量不变7对数据线1对时钟线的情况下数据传输速率翻了一番有效降低了PCB布线的复杂度和连接器的成本。注意理解这个时序关系是正确捕获数据的关键。你的FPGA或接收端的LVDS解串器必须能同时利用时钟的上升沿和下降沿来锁存数据。如果只用单边沿你只能拿到一半的数据结果就是频谱上出现奇怪的镜像和杂散。2.2 LVDS缓冲器电流与终端匹配的精细调校数据手册里提到LVDS缓冲器的默认输出电流是3.5 mA当外接100Ω差分终端电阻时会产生350 mV的单端电压摆幅700 mV差分摆幅。但很多人可能忽略了这个电流是可编程的。通过串行接口的LVDS CURR寄存器位表17你可以将其设置为2.5 mA、4.5 mA或1.75 mA。为什么要调整这个电流这涉及到信号完整性的一个核心权衡驱动能力 vs. 功耗 vs. 信号质量。增大电流如4.5 mA可以增强驱动能力有助于克服长走线、连接器或较重负载如较大的接收端输入电容带来的损耗确保在接收端有足够的信号幅度。但代价是功耗增加并且可能因为过冲Overshoot而引入额外的抖动。减小电流如1.75 mA或2.5 mA可以降低功耗和EMI适用于板内短距离、负载很轻的传输。但如果驱动能力不足信号上升/下降时间会变长眼图张开度变小在高温或电压波动时容易导致误码。我的经验是在首次调试时可以先用默认的3.5 mA。用示波器最好带差分探头观察眼图。如果眼图清晰、张开度大余量充足可以尝试降低电流以优化功耗。如果眼图模糊、幅度不足则考虑增大电流或检查PCB布局。内部终端匹配是ADS5545 LVDS接口的另一个“神器”。它允许你在芯片内部启用一个并联的差分终端电阻选项有325Ω、200Ω、170Ω或者它们的并联组合通过DATA TERM和CLKOUT TERM寄存器位设置最终等效电阻可以从开路到75Ω。这个功能有什么用主要作用是吸收来自接收端的信号反射改善信号完整性。特别是在传输线阻抗不连续比如过孔、连接器或者走线较长的情况下信号会在阻抗突变点发生反射反射波与原始信号叠加会造成波形畸变。在发送端内部加入终端电阻可以提前消耗掉一部分反射能量。这里有一个关键点如果你同时启用了内部100Ω终端又在PCB末端放置了外部100Ω终端电阻那么接收端的实际差分负载就变成了50Ω两个100Ω并联。根据欧姆定律接收端的电压摆幅会减半。为了补偿这个损失ADS5545提供了“电流加倍模式”通过CURR DOUBLE寄存器控制可以将输出电流翻倍甚至四倍从而恢复接收端的信号幅度。实操心得对于板内传输比如ADC到相邻的FPGA如果走线控制得好阻抗匹配、长度匹配通常只使用接收端的外部100Ω终端即可无需开启内部终端。内部终端更适用于需要通过电缆连接、或者拓扑结构复杂如多点连接的场景。开启前务必计算好总负载阻抗并相应调整驱动电流否则可能适得其反。2.3 DDR LVDS接口的PCB布局黄金法则LVDS信号对布局极其敏感差之毫厘谬以千里。以下是我总结的几个必须遵守的法则阻抗控制与差分对等长LVDS差分线的特性阻抗必须严格控制在100Ω±10%。这需要你和PCB板厂密切沟通根据叠层、线宽线距和介质材料来精确计算。更重要的是差分对内的P和M两条走线必须严格等长长度偏差建议控制在5 mil0.127 mm以内。长度不匹配会导致共模噪声转化差模噪声并产生时序偏差。远离噪声源LVDS走线必须远离模拟输入线、时钟线、电源平面分割区域以及数字开关电源。最好在相邻层用完整的GND平面作为参考为其提供一个干净的返回路径。终端电阻的位置外部100Ω的差分终端电阻必须尽可能靠近接收端如FPGA的LVDS输入引脚放置。如果距离太远终端电阻和接收器之间的走线会成为一段没有终端的传输线再次引起反射。去耦电容的摆放为ADS5545的DRVDD数字输出电源引脚提供的去耦电容必须像对待模拟电源一样认真。每个电源引脚附近100 mil都要放置一个0.1μF和一个10μF的电容用于滤除输出缓冲器快速开关时产生的高频噪声。输出端串联电阻数据手册强烈建议在每对LVDS输出引脚附近串联一个50-100Ω的小电阻。这个电阻的作用是阻尼可以抑制由于封装寄生电感和PCB走线电感引起的 ringing振铃现象平滑信号边沿。我通常选择51Ω或100Ω的0402封装电阻实测对改善眼图质量效果显著。3. 并行CMOS接口简单背后的陷阱与优化3.1 CMOS接口的应用场景与功耗计算当你的系统对成本极其敏感或者FPGA/ASIC资源充足、有大量空闲的I/O引脚且传输距离极短芯片挨着芯片时并行CMOS接口是一个直接了当的选择。ADS5545在CMOS模式下14位数据和输出时钟各自独占一个引脚以3.3V电平并行输出数据在输出时钟CLKOUT的上升沿有效。CMOS接口最大的挑战来自于开关噪声。想象一下在170MHz的时钟下14根数据线同时从0跳变到1或者从1跳变到0瞬间会产生一个巨大的电流毛刺。这个毛刺会通过电源和地平面耦合到ADC敏感的模拟前端和时钟电路直接导致SNR的劣化这在频谱上表现为底噪的抬升。数据手册给出了CMOS输出开关电流的计算公式数字电流 Cload × VDRVDD × (N × Favg)其中Cload每个输出引脚上的负载电容包括PCB走线、接收器输入电容等。VDRVDD数字电源电压3.3V。N × Favg平均每秒切换的输出位数。N是数据位宽14Favg是平均切换频率它取决于采样频率和输入信号的特性。对于满幅度的正弦波Favg大约是采样频率的几分之一。从这个公式可以看出降低负载电容是减少开关噪声、降低DRVDD电流的关键。图38的曲线清晰地展示了不同负载电容下DRVDD电流随采样频率飙升的情况。一个10pF的负载在170MSPS时带来的额外电流消耗是相当可观的。3.2 数据位置可编程对抗开关噪声的“时间武器”ADS5545为CMOS模式提供了一个独门武器输出数据位置可编程通过DATA POSN寄存器。这个功能允许你微调数据跳变沿相对于输出时钟沿的位置。原理是什么ADC内部采样发生在输入时钟的某个时刻。而数据经过内部流水线处理后在输出时钟边沿前后进行跳变。如果数据跳变产生最大噪声的时刻恰好与内部采样时刻重合噪声就会耦合进去恶化SNR。通过编程你可以将数据跳变沿“推离”采样时刻窗口。如图24所示在不同的数据位置下SNR可以有明显的变化在190 MSPS时最佳和最差位置可能相差近1 dB。这个最佳位置会随着采样频率变化所以你需要在你系统工作的主采样率下进行测试和优化。操作方法将ADC配置为CMOS输出模式。输入一个接近满幅度的中频信号如70 MHz。通过串行接口依次设置DATA POSN为00默认、01、10、11。用频谱分析仪或FPGA抓取数据计算SNR记录每个位置下的SNR值。选择SNR最高的位置作为最终配置。注意事项调整数据位置会改变输出数据的建立时间tsu和保持时间th。在改变DATA POSN设置后必须重新评估FPGA接收端的时序约束是否还能满足。数据手册中的时序参数都是在默认位置下给出的其他位置需要按比例调整。3.3 CMOS接口的PCB布局与隔离技巧CMOS接口的布局核心思想是“隔离”和“净化”。强制使用串联电阻数据手册反复强调必须在每个CMOS输出引脚上紧挨着芯片放置一个50-100Ω的串联电阻。这个电阻的作用和LVDS模式类似一是可以限制瞬间电流二是与接收端的输入电容构成一个低通RC滤波减缓信号边沿从而显著降低高频噪声分量。我强烈建议使用100Ω电阻这是成本最低、效果最显著的噪声抑制手段。电源隔离是关键务必为模拟电源AVDD和数字输出电源DRVDD使用独立的LDO供电。如果只能用同一路3.3V电源必须采用如图所示的“先模拟后数字”的供电顺序电源先经过一个磁珠Ferrite Bead或小电感并配合一大一小如10μF和0.1μF的退耦电容形成π型滤波然后再供给DRVDD。AVDD的退耦网络必须同样严谨。分区与地平面虽然数据手册说一个完整的地平面即可但前提是模拟、数字和时钟区域要严格分区。我的做法是保持地平面完整不断裂但通过物理上的“壕沟”即禁止在这些区域上方或下方走其他信号线将模拟部分输入电路、VCM、AVDD退耦电容与数字输出部分数据线、DRVDD退耦电容隔离开。时钟电路则单独放在一个安静的区域。负载电容最小化尽可能缩短CMOS输出走线的长度并确保接收端如FPGA的Bank电压也是3.3V以避免电平转换器带来的额外电容。仔细阅读FPGA的I/O手册选择输入电容最小的I/O标准。4. 输出时钟配置与系统时序设计4.1 时钟位置可编程平衡建立与保持时间的法宝无论是LVDS还是CMOS模式ADS5545都允许你调整输出时钟边沿的位置通过SEN引脚或CLKOUT POSN寄存器。这个功能对于解决时序收敛问题至关重要。在高速系统中数据从ADC发出经过PCB走线到达FPGA的输入寄存器。这个路径存在延迟。时钟也有自己的传播延迟。我们的目标是让数据在FPGA时钟有效边沿建立时间窗口之前稳定下来并在边沿之后保持一段时间保持时间窗口。如果数据到达太晚可能导致建立时间违例如果数据变化太快相对于时钟延迟太小又可能导致保持时间违例。通过编程CLKOUT POSN你可以在ADC内部主动移动输出时钟的边沿从而在外部固定物理延迟的情况下人为地调整数据相对于接收时钟的“早晚”。例如如果你的FPGA端发现保持时间余量不足你可以将ADC的输出时钟边沿稍微提前在LVDS模式下设置为比数据跳变沿早1/12个采样周期。这样数据在FPGA端看来相对于时钟边沿就“更晚”了相当于增加了保持时间。反之亦然。重要提示调整时钟位置会同时影响时钟传播延迟tPDI。数据手册中的tPDI值是在默认时钟位置下给出的。当你改变时钟位置时必须根据编程的偏移量以采样周期Ts的分数表示来重新估算tPDI。例如如果默认tPDI是5 ns你将时钟提前了Ts/12在170 MSPS下约为0.49 ns那么新的tPDI大约为5 - 0.49 4.51 ns。这个值需要代入你的系统时序预算中重新计算。4.2 跨时钟域与 latency 处理ADS5545有一个固定的流水线延迟Latency14个时钟周期。这意味着当你输入一个模拟样本后需要等待14个时钟周期才能在输出端看到对应的数字码。在LVDS模式下这个延迟在整个采样频率范围内是恒定的。在CMOS模式下高于80 MSPS时为14周期低于80 MSPS时为13周期。在系统设计时必须妥善处理这个延迟数据对齐如果你的系统中有多片ADC进行交织采样Interleaving或者I/Q两路需要对齐必须精确补偿这个延迟。通常需要在FPGA内设计一个先入先出FIFO或延迟线来对齐各路数据。同步信号任何与采样相关的控制信号如触发、增益切换都必须考虑到这14个周期的延迟。例如如果你想在某个特定时刻切换增益控制命令需要提前14个时钟周期发出。OVR信号过载指示信号OVR也具有相同的延迟。当输入超过量程时OVR会在14个周期后变高同时输出数据被钳位到满量程码。在FPGA中处理OVR信号时必须将其与对应延迟后的数据对齐才能正确识别和处理过载事件。4.3 低于80 MSPS的时序“陷阱”数据手册的表21和表22揭示了一个重要现象当时钟频率低于80 MSPS时ADC内部的时钟发生器电路工作模式会改变。带来的影响是建立/保持时间不再缩放在80-170 MSPS范围内tsu和th大致与时钟周期成比例。但低于80 MSPS后它们会固定在一个“最坏情况”值例如CMOS模式下tsu典型值6 nsth典型值3.7 ns。这意味着在低速时你的时序裕量可能比按比例估算的要紧张。输出时钟占空比偏离50%如图57所示随着采样频率从80 MSPS降低输出时钟的占空比会逐渐偏离理想的50%。在LVDS模式下这种偏离相对较小但在CMOS模式下在极低频率时可能变得非常明显。非50%的占空比会直接吃掉你一半的时序裕量因为数据有效窗口变窄了。Latency变化如前所述CMOS模式下的Latency从14周期变为13周期。应对策略在进行低速应用如 50 MSPS的时序分析时必须使用表22中“1 to 80 MSPS”那一行的固定时序参数而不是用比例去推算。如果可能尽量将采样频率设置在80 MSPS以上以获得最佳的时序性能和50%的时钟占空比。在FPGA的时序约束中针对低速模式单独定义时钟周期和占空比并留出足够的余量。5. 电源、地与热设计高性能的基石5.1 电源分配与退耦网络设计ADS5545的模拟部分AVDD和数字输出部分DRVDD在芯片内部是分离的这为我们优化电源设计提供了基础。理想方案独立供电AVDD模拟电源使用一个超低噪声的LDO如TPS7A47单独供电。该LDO的输入最好经过一级LC滤波以隔绝来自前级开关电源的纹波。退耦电容组合在每个AVDD引脚共6个附近放置一个1μF的X7R/X5R陶瓷电容和一个0.1μF的NPO/COG陶瓷电容。此外在电源入口处放置一个10μF的钽电容或聚合物电容。DRVDD数字输出电源可以使用另一个LDO或者与板上的其他3.3V数字逻辑共用电源。但由于其开关噪声大必须通过一个磁珠如600Ω100MHz与AVDD电源隔离。退耦策略与AVDD类似但电容可以酌情略减因为其对噪声的敏感度稍低。单电源方案谨慎处理如果只能用一路3.3V电源必须遵循“先模拟后数字”的原则3.3V_SOURCE → π型滤波器磁珠电容→ AVDD引脚网络 → 第二个π型滤波器 → DRVDD引脚网络第一个滤波器为敏感的模拟部分提供纯净电源。第二个滤波器用于阻止DRVDD的开关噪声回灌到AVDD网络中。退耦电容的布局是生命线那句“尽可能靠近芯片引脚”不是建议是命令。电容到引脚的通路要短而粗过孔要足够多每个电容至少两个过孔到地平面以最小化寄生电感。高频的0.1μF电容要比大容量的电容离引脚更近。5.2 接地策略单点还是分割数据手册明确指出一个完整的地平面Single Ground Plane即可获得良好性能。这颠覆了许多工程师“模拟地数字地必须分割”的旧观念。完整的地平面能为所有高频返回电流提供最低阻抗的路径避免因地平面分割造成的环路天线效应。关键在于“干净的分区”物理分区将PCB板面划分为模拟区、时钟区和数字区。模拟区放置输入变压器/运放、VCM电路、AVDD退耦电容。数字区放置输出串联电阻、连接到FPGA的走线、DRVDD退耦电容。时钟电路时钟发生器、缓冲器、到达ADC的走线单独放在一个区域。布线隔离严禁数字信号线穿越模拟区上方反之亦然。所有电源走线在进入各自区域前完成滤波。地平面完整性确保在整个ADC芯片下方地平面是完整无割裂的。禁止在芯片正下方走任何信号线。5.3 散热设计与裸露焊盘处理ADS5545在LVDS模式、170 MSPS全速运行时典型功耗约为1.1W最大可达1.275W。对于一个7x7 mm的QFN-48封装这个热耗散不容忽视。结温过高会直接导致参数漂移长期影响可靠性。裸露焊盘Thermal Pad的处理是散热的核心必须焊接PCB设计时必须在对应位置开一个与芯片热焊盘匹配的焊盘。多过孔连接在热焊盘上打多个建议至少3x3阵列通孔连接到PCB底层的地平面。这些过孔要镀铜填实以提供最佳的热传导路径。底层铺铜在PCB底层将这些过孔连接到一个大的铺铜区域甚至可以附加一个散热焊盘或连接金属外壳。焊膏印刷钢网开孔时热焊盘区域的开口面积要比实际焊盘小一些例如80%并采用网格状开口以防止焊接时芯片“漂浮”导致引脚虚焊。6. 常见问题排查与调试实录6.1 问题一无输出或输出全零/全满检查清单电源与使能确认AVDD、DRVDD均为3.3V±10%且纹波50mV。确认OE引脚为高电平使能输出。时钟用示波器检查CLKP/CLKM引脚是否有正常、干净的差分时钟信号幅度是否满足要求差分0.4-1.5 Vpp频率是否在器件工作范围内1-170 MSPS注意低于50 MSPS时需要将SCLK拉高或设置LOW SPEED寄存器位。配置引脚检查RESET、SEN、SCLK、SDATA、DFS、MODE等配置引脚的电平是否正确。如果使用并行模式RESET必须拉高如果使用串行模式必须先给RESET一个10ns的高脉冲进行复位。DFS引脚电平决定了输出模式和数据格式。模拟输入确认INP/INM有差分信号输入共模电压是否为1.5V输入幅度是否在量程内输出负载LVDS模式是否在接收端接了100Ω差分终端CMOS模式是否负载过重如直接驱动LED6.2 问题二SNR/SFDR性能远低于数据手册排查步骤时钟质量这是头号嫌犯。用高带宽、低噪声的示波器测量时钟的抖动Jitter特别是RMS抖动。150 fs的孔径抖动对70MHz中频信号的SNR限制就在74 dB左右。确保时钟源本身噪声低并用带通滤波器滤除时钟谐波。模拟输入电路检查输入驱动电路变压器或运放的阻抗匹配S11和带宽。用网络分析仪验证。确保变压器中心抽头或运放偏置点连接到干净的VCM1.5V并用0.1μF电容退耦。电源噪声用近场探头或示波器AC耦合档检查AVDD和DRVDD上的高频噪声10MHz。重点检查退耦电容是否有效布局是否合理。数字反馈CMOS模式下开关噪声耦合是SNR下降的主因。确保已按照建议在输出端添加了50-100Ω串联电阻并尝试调整DATA POSN找到最佳点。LVDS模式下检查差分对是否等长终端电阻是否靠近接收端。增益设置检查增益设置。在高输入频率下适当降低增益如从0 dB调到3 dB可以显著提升SFDR虽然SNR会略有下降。根据你的系统需求权衡。6.3 问题三数据捕获不稳定偶发误码聚焦时序眼图测试对于LVDS输出必须用高速示波器带宽1 GHz配合差分探头测量眼图。检查眼高、眼宽、抖动是否满足接收端要求。如果眼图闭合检查驱动电流、终端匹配和PCB走线阻抗。建立/保持时间在FPGA端使用芯片厂商提供的I/O时序分析工具如Vivado的Timing Report或Quartus的Timing Analyzer。确保ADC数据相对于FPGA输入时钟的建立和保持时间有余量。如果余量为负或紧张尝试调整ADC的CLKOUT POSN或者优化PCB走线长度。时钟占空比在低于80 MSPS时测量输出时钟的占空比。如果严重偏离50%需要在FPGA约束中修正时钟定义或者考虑在FPGA内使用PLL或MMCM对时钟进行整形。信号完整性检查电源完整性确保在数据跳变的瞬间电源电压没有明显的塌陷Drop。使用电源完整性仿真或测量来验证。6.4 寄存器读写失败或配置不生效串行接口要点复位是必须的上电后在使用串行接口前必须给RESET引脚一个10ns的高脉冲或者通过写寄存器0x6C的RST位D1为1进行软件复位。否则寄存器处于未知状态。时序要满足确保SCLK频率不超过20 MHzSDATA在SCLK下降沿前后满足建立时间tDSU和保持时间tDHSEN信号宽度覆盖完整的16个SCLK周期。引脚冲突如果同时使用串行接口和并行控制引脚DFS, MODE务必查清优先级表表2。例如如果MODE引脚被拉高内部参考模式那么串行寄存器中的REF位将被忽略。最后分享一个我个人的调试习惯在板子贴片前先用飞线或测试点把所有电源、地、配置引脚引出来。第一版硬件往往会有设计疏忽留出修改的余地能救命。拿到第一块板子不要急着上高速信号先用低速时钟比如10 MHz和直流输入验证基本的电源、配置和数据通路。一步一步提高频率和信号复杂度同时用示波器和频谱仪严密监控这样能最快地定位问题所在。ADS5545是一颗非常强大的芯片吃透它的接口和配置就能为你的高速数据采集系统打下坚实的基础。
ADS5545高速ADC接口设计：DDR LVDS与CMOS模式实战解析
1. 项目概述在无线通信、雷达系统、高端测量仪器这些对信号保真度要求极高的领域高速模数转换器ADC的性能往往是整个系统性能的瓶颈。我们这些做硬件设计的工程师每天都在和信号完整性、时序裕量、电源噪声这些“魔鬼”打交道。选择一颗合适的ADC只是第一步如何把它“伺候”好让它在你的PCB上发挥出数据手册上标称的性能才是真正的挑战。今天要聊的这颗ADS5545是德州仪器TI推出的一款14位、170 MSPS的高性能ADC。它最吸引我的地方不是那高达74 dBFS的SNR在70 MHz中频下也不是85 dBc的SFDR而是它提供了两种截然不同的输出接口选项双倍数据率低压差分信号DDR LVDS和并行CMOS。这就像给你的设计工具箱里多配了一把瑞士军刀面对不同的系统架构、不同的传输距离和不同的成本预算你都有了应对方案。我在多个通信基站和软件定义无线电SDR项目中都用过这颗芯片实测下来它的灵活性和稳定性确实让人印象深刻。这篇文章我就结合自己的踩坑经验抛开数据手册上那些冰冷的参数表格重点拆解ADS5545这两种输出接口的核心原理、配置细节、PCB布局要点以及在实际调试中会遇到哪些“坑”。无论你是正在选型还是已经画好了板子准备调试希望这些从一线项目里总结出来的干货能帮你少走点弯路。2. DDR LVDS接口深度解析与实战配置2.1 DDR LVDS的核心优势与工作原理为什么在高速ADC中LVDS接口几乎成了标配简单说就三个词抗干扰、低功耗、低噪声。在170 MSPS的采样率下14位数据总线意味着每秒有超过23.8 Gbps的原始数据要从ADC吐出来。如果用传统的单端CMOS信号这么大的数据流带来的开关噪声足以把ADC自身敏感的模拟前端“淹没”导致信噪比SNR急剧恶化。ADS5545的DDR LVDS接口巧妙地解决了这个问题。首先它采用差分信号传输两根线P和M上的信号幅值相等、相位相反。外部的共模噪声会被同时耦合到这两根线上在接收端通过减法被抵消掉抗共模干扰能力极强。其次LVDS的摆幅很低典型值只有350 mV单端这比动辄3.3V摆幅的CMOS信号产生的电磁辐射EMI小得多对系统其他部分的干扰也小。最后低摆幅意味着更小的电流切换功耗自然就下来了。它的“DDR”双倍数据率机制更是数据传输效率的“倍增器”。如图54所示ADS5545将14位数据分为7对差分LVDS线。每一对线例如D0_D1_P/M在一个时钟周期内传输两位数据偶数位D0, D2, D4...在输出时钟CLKOUTP的下降沿输出奇数位D1, D3, D5...在CLKOUTP的上升沿输出。这样在物理引脚数量不变7对数据线1对时钟线的情况下数据传输速率翻了一番有效降低了PCB布线的复杂度和连接器的成本。注意理解这个时序关系是正确捕获数据的关键。你的FPGA或接收端的LVDS解串器必须能同时利用时钟的上升沿和下降沿来锁存数据。如果只用单边沿你只能拿到一半的数据结果就是频谱上出现奇怪的镜像和杂散。2.2 LVDS缓冲器电流与终端匹配的精细调校数据手册里提到LVDS缓冲器的默认输出电流是3.5 mA当外接100Ω差分终端电阻时会产生350 mV的单端电压摆幅700 mV差分摆幅。但很多人可能忽略了这个电流是可编程的。通过串行接口的LVDS CURR寄存器位表17你可以将其设置为2.5 mA、4.5 mA或1.75 mA。为什么要调整这个电流这涉及到信号完整性的一个核心权衡驱动能力 vs. 功耗 vs. 信号质量。增大电流如4.5 mA可以增强驱动能力有助于克服长走线、连接器或较重负载如较大的接收端输入电容带来的损耗确保在接收端有足够的信号幅度。但代价是功耗增加并且可能因为过冲Overshoot而引入额外的抖动。减小电流如1.75 mA或2.5 mA可以降低功耗和EMI适用于板内短距离、负载很轻的传输。但如果驱动能力不足信号上升/下降时间会变长眼图张开度变小在高温或电压波动时容易导致误码。我的经验是在首次调试时可以先用默认的3.5 mA。用示波器最好带差分探头观察眼图。如果眼图清晰、张开度大余量充足可以尝试降低电流以优化功耗。如果眼图模糊、幅度不足则考虑增大电流或检查PCB布局。内部终端匹配是ADS5545 LVDS接口的另一个“神器”。它允许你在芯片内部启用一个并联的差分终端电阻选项有325Ω、200Ω、170Ω或者它们的并联组合通过DATA TERM和CLKOUT TERM寄存器位设置最终等效电阻可以从开路到75Ω。这个功能有什么用主要作用是吸收来自接收端的信号反射改善信号完整性。特别是在传输线阻抗不连续比如过孔、连接器或者走线较长的情况下信号会在阻抗突变点发生反射反射波与原始信号叠加会造成波形畸变。在发送端内部加入终端电阻可以提前消耗掉一部分反射能量。这里有一个关键点如果你同时启用了内部100Ω终端又在PCB末端放置了外部100Ω终端电阻那么接收端的实际差分负载就变成了50Ω两个100Ω并联。根据欧姆定律接收端的电压摆幅会减半。为了补偿这个损失ADS5545提供了“电流加倍模式”通过CURR DOUBLE寄存器控制可以将输出电流翻倍甚至四倍从而恢复接收端的信号幅度。实操心得对于板内传输比如ADC到相邻的FPGA如果走线控制得好阻抗匹配、长度匹配通常只使用接收端的外部100Ω终端即可无需开启内部终端。内部终端更适用于需要通过电缆连接、或者拓扑结构复杂如多点连接的场景。开启前务必计算好总负载阻抗并相应调整驱动电流否则可能适得其反。2.3 DDR LVDS接口的PCB布局黄金法则LVDS信号对布局极其敏感差之毫厘谬以千里。以下是我总结的几个必须遵守的法则阻抗控制与差分对等长LVDS差分线的特性阻抗必须严格控制在100Ω±10%。这需要你和PCB板厂密切沟通根据叠层、线宽线距和介质材料来精确计算。更重要的是差分对内的P和M两条走线必须严格等长长度偏差建议控制在5 mil0.127 mm以内。长度不匹配会导致共模噪声转化差模噪声并产生时序偏差。远离噪声源LVDS走线必须远离模拟输入线、时钟线、电源平面分割区域以及数字开关电源。最好在相邻层用完整的GND平面作为参考为其提供一个干净的返回路径。终端电阻的位置外部100Ω的差分终端电阻必须尽可能靠近接收端如FPGA的LVDS输入引脚放置。如果距离太远终端电阻和接收器之间的走线会成为一段没有终端的传输线再次引起反射。去耦电容的摆放为ADS5545的DRVDD数字输出电源引脚提供的去耦电容必须像对待模拟电源一样认真。每个电源引脚附近100 mil都要放置一个0.1μF和一个10μF的电容用于滤除输出缓冲器快速开关时产生的高频噪声。输出端串联电阻数据手册强烈建议在每对LVDS输出引脚附近串联一个50-100Ω的小电阻。这个电阻的作用是阻尼可以抑制由于封装寄生电感和PCB走线电感引起的 ringing振铃现象平滑信号边沿。我通常选择51Ω或100Ω的0402封装电阻实测对改善眼图质量效果显著。3. 并行CMOS接口简单背后的陷阱与优化3.1 CMOS接口的应用场景与功耗计算当你的系统对成本极其敏感或者FPGA/ASIC资源充足、有大量空闲的I/O引脚且传输距离极短芯片挨着芯片时并行CMOS接口是一个直接了当的选择。ADS5545在CMOS模式下14位数据和输出时钟各自独占一个引脚以3.3V电平并行输出数据在输出时钟CLKOUT的上升沿有效。CMOS接口最大的挑战来自于开关噪声。想象一下在170MHz的时钟下14根数据线同时从0跳变到1或者从1跳变到0瞬间会产生一个巨大的电流毛刺。这个毛刺会通过电源和地平面耦合到ADC敏感的模拟前端和时钟电路直接导致SNR的劣化这在频谱上表现为底噪的抬升。数据手册给出了CMOS输出开关电流的计算公式数字电流 Cload × VDRVDD × (N × Favg)其中Cload每个输出引脚上的负载电容包括PCB走线、接收器输入电容等。VDRVDD数字电源电压3.3V。N × Favg平均每秒切换的输出位数。N是数据位宽14Favg是平均切换频率它取决于采样频率和输入信号的特性。对于满幅度的正弦波Favg大约是采样频率的几分之一。从这个公式可以看出降低负载电容是减少开关噪声、降低DRVDD电流的关键。图38的曲线清晰地展示了不同负载电容下DRVDD电流随采样频率飙升的情况。一个10pF的负载在170MSPS时带来的额外电流消耗是相当可观的。3.2 数据位置可编程对抗开关噪声的“时间武器”ADS5545为CMOS模式提供了一个独门武器输出数据位置可编程通过DATA POSN寄存器。这个功能允许你微调数据跳变沿相对于输出时钟沿的位置。原理是什么ADC内部采样发生在输入时钟的某个时刻。而数据经过内部流水线处理后在输出时钟边沿前后进行跳变。如果数据跳变产生最大噪声的时刻恰好与内部采样时刻重合噪声就会耦合进去恶化SNR。通过编程你可以将数据跳变沿“推离”采样时刻窗口。如图24所示在不同的数据位置下SNR可以有明显的变化在190 MSPS时最佳和最差位置可能相差近1 dB。这个最佳位置会随着采样频率变化所以你需要在你系统工作的主采样率下进行测试和优化。操作方法将ADC配置为CMOS输出模式。输入一个接近满幅度的中频信号如70 MHz。通过串行接口依次设置DATA POSN为00默认、01、10、11。用频谱分析仪或FPGA抓取数据计算SNR记录每个位置下的SNR值。选择SNR最高的位置作为最终配置。注意事项调整数据位置会改变输出数据的建立时间tsu和保持时间th。在改变DATA POSN设置后必须重新评估FPGA接收端的时序约束是否还能满足。数据手册中的时序参数都是在默认位置下给出的其他位置需要按比例调整。3.3 CMOS接口的PCB布局与隔离技巧CMOS接口的布局核心思想是“隔离”和“净化”。强制使用串联电阻数据手册反复强调必须在每个CMOS输出引脚上紧挨着芯片放置一个50-100Ω的串联电阻。这个电阻的作用和LVDS模式类似一是可以限制瞬间电流二是与接收端的输入电容构成一个低通RC滤波减缓信号边沿从而显著降低高频噪声分量。我强烈建议使用100Ω电阻这是成本最低、效果最显著的噪声抑制手段。电源隔离是关键务必为模拟电源AVDD和数字输出电源DRVDD使用独立的LDO供电。如果只能用同一路3.3V电源必须采用如图所示的“先模拟后数字”的供电顺序电源先经过一个磁珠Ferrite Bead或小电感并配合一大一小如10μF和0.1μF的退耦电容形成π型滤波然后再供给DRVDD。AVDD的退耦网络必须同样严谨。分区与地平面虽然数据手册说一个完整的地平面即可但前提是模拟、数字和时钟区域要严格分区。我的做法是保持地平面完整不断裂但通过物理上的“壕沟”即禁止在这些区域上方或下方走其他信号线将模拟部分输入电路、VCM、AVDD退耦电容与数字输出部分数据线、DRVDD退耦电容隔离开。时钟电路则单独放在一个安静的区域。负载电容最小化尽可能缩短CMOS输出走线的长度并确保接收端如FPGA的Bank电压也是3.3V以避免电平转换器带来的额外电容。仔细阅读FPGA的I/O手册选择输入电容最小的I/O标准。4. 输出时钟配置与系统时序设计4.1 时钟位置可编程平衡建立与保持时间的法宝无论是LVDS还是CMOS模式ADS5545都允许你调整输出时钟边沿的位置通过SEN引脚或CLKOUT POSN寄存器。这个功能对于解决时序收敛问题至关重要。在高速系统中数据从ADC发出经过PCB走线到达FPGA的输入寄存器。这个路径存在延迟。时钟也有自己的传播延迟。我们的目标是让数据在FPGA时钟有效边沿建立时间窗口之前稳定下来并在边沿之后保持一段时间保持时间窗口。如果数据到达太晚可能导致建立时间违例如果数据变化太快相对于时钟延迟太小又可能导致保持时间违例。通过编程CLKOUT POSN你可以在ADC内部主动移动输出时钟的边沿从而在外部固定物理延迟的情况下人为地调整数据相对于接收时钟的“早晚”。例如如果你的FPGA端发现保持时间余量不足你可以将ADC的输出时钟边沿稍微提前在LVDS模式下设置为比数据跳变沿早1/12个采样周期。这样数据在FPGA端看来相对于时钟边沿就“更晚”了相当于增加了保持时间。反之亦然。重要提示调整时钟位置会同时影响时钟传播延迟tPDI。数据手册中的tPDI值是在默认时钟位置下给出的。当你改变时钟位置时必须根据编程的偏移量以采样周期Ts的分数表示来重新估算tPDI。例如如果默认tPDI是5 ns你将时钟提前了Ts/12在170 MSPS下约为0.49 ns那么新的tPDI大约为5 - 0.49 4.51 ns。这个值需要代入你的系统时序预算中重新计算。4.2 跨时钟域与 latency 处理ADS5545有一个固定的流水线延迟Latency14个时钟周期。这意味着当你输入一个模拟样本后需要等待14个时钟周期才能在输出端看到对应的数字码。在LVDS模式下这个延迟在整个采样频率范围内是恒定的。在CMOS模式下高于80 MSPS时为14周期低于80 MSPS时为13周期。在系统设计时必须妥善处理这个延迟数据对齐如果你的系统中有多片ADC进行交织采样Interleaving或者I/Q两路需要对齐必须精确补偿这个延迟。通常需要在FPGA内设计一个先入先出FIFO或延迟线来对齐各路数据。同步信号任何与采样相关的控制信号如触发、增益切换都必须考虑到这14个周期的延迟。例如如果你想在某个特定时刻切换增益控制命令需要提前14个时钟周期发出。OVR信号过载指示信号OVR也具有相同的延迟。当输入超过量程时OVR会在14个周期后变高同时输出数据被钳位到满量程码。在FPGA中处理OVR信号时必须将其与对应延迟后的数据对齐才能正确识别和处理过载事件。4.3 低于80 MSPS的时序“陷阱”数据手册的表21和表22揭示了一个重要现象当时钟频率低于80 MSPS时ADC内部的时钟发生器电路工作模式会改变。带来的影响是建立/保持时间不再缩放在80-170 MSPS范围内tsu和th大致与时钟周期成比例。但低于80 MSPS后它们会固定在一个“最坏情况”值例如CMOS模式下tsu典型值6 nsth典型值3.7 ns。这意味着在低速时你的时序裕量可能比按比例估算的要紧张。输出时钟占空比偏离50%如图57所示随着采样频率从80 MSPS降低输出时钟的占空比会逐渐偏离理想的50%。在LVDS模式下这种偏离相对较小但在CMOS模式下在极低频率时可能变得非常明显。非50%的占空比会直接吃掉你一半的时序裕量因为数据有效窗口变窄了。Latency变化如前所述CMOS模式下的Latency从14周期变为13周期。应对策略在进行低速应用如 50 MSPS的时序分析时必须使用表22中“1 to 80 MSPS”那一行的固定时序参数而不是用比例去推算。如果可能尽量将采样频率设置在80 MSPS以上以获得最佳的时序性能和50%的时钟占空比。在FPGA的时序约束中针对低速模式单独定义时钟周期和占空比并留出足够的余量。5. 电源、地与热设计高性能的基石5.1 电源分配与退耦网络设计ADS5545的模拟部分AVDD和数字输出部分DRVDD在芯片内部是分离的这为我们优化电源设计提供了基础。理想方案独立供电AVDD模拟电源使用一个超低噪声的LDO如TPS7A47单独供电。该LDO的输入最好经过一级LC滤波以隔绝来自前级开关电源的纹波。退耦电容组合在每个AVDD引脚共6个附近放置一个1μF的X7R/X5R陶瓷电容和一个0.1μF的NPO/COG陶瓷电容。此外在电源入口处放置一个10μF的钽电容或聚合物电容。DRVDD数字输出电源可以使用另一个LDO或者与板上的其他3.3V数字逻辑共用电源。但由于其开关噪声大必须通过一个磁珠如600Ω100MHz与AVDD电源隔离。退耦策略与AVDD类似但电容可以酌情略减因为其对噪声的敏感度稍低。单电源方案谨慎处理如果只能用一路3.3V电源必须遵循“先模拟后数字”的原则3.3V_SOURCE → π型滤波器磁珠电容→ AVDD引脚网络 → 第二个π型滤波器 → DRVDD引脚网络第一个滤波器为敏感的模拟部分提供纯净电源。第二个滤波器用于阻止DRVDD的开关噪声回灌到AVDD网络中。退耦电容的布局是生命线那句“尽可能靠近芯片引脚”不是建议是命令。电容到引脚的通路要短而粗过孔要足够多每个电容至少两个过孔到地平面以最小化寄生电感。高频的0.1μF电容要比大容量的电容离引脚更近。5.2 接地策略单点还是分割数据手册明确指出一个完整的地平面Single Ground Plane即可获得良好性能。这颠覆了许多工程师“模拟地数字地必须分割”的旧观念。完整的地平面能为所有高频返回电流提供最低阻抗的路径避免因地平面分割造成的环路天线效应。关键在于“干净的分区”物理分区将PCB板面划分为模拟区、时钟区和数字区。模拟区放置输入变压器/运放、VCM电路、AVDD退耦电容。数字区放置输出串联电阻、连接到FPGA的走线、DRVDD退耦电容。时钟电路时钟发生器、缓冲器、到达ADC的走线单独放在一个区域。布线隔离严禁数字信号线穿越模拟区上方反之亦然。所有电源走线在进入各自区域前完成滤波。地平面完整性确保在整个ADC芯片下方地平面是完整无割裂的。禁止在芯片正下方走任何信号线。5.3 散热设计与裸露焊盘处理ADS5545在LVDS模式、170 MSPS全速运行时典型功耗约为1.1W最大可达1.275W。对于一个7x7 mm的QFN-48封装这个热耗散不容忽视。结温过高会直接导致参数漂移长期影响可靠性。裸露焊盘Thermal Pad的处理是散热的核心必须焊接PCB设计时必须在对应位置开一个与芯片热焊盘匹配的焊盘。多过孔连接在热焊盘上打多个建议至少3x3阵列通孔连接到PCB底层的地平面。这些过孔要镀铜填实以提供最佳的热传导路径。底层铺铜在PCB底层将这些过孔连接到一个大的铺铜区域甚至可以附加一个散热焊盘或连接金属外壳。焊膏印刷钢网开孔时热焊盘区域的开口面积要比实际焊盘小一些例如80%并采用网格状开口以防止焊接时芯片“漂浮”导致引脚虚焊。6. 常见问题排查与调试实录6.1 问题一无输出或输出全零/全满检查清单电源与使能确认AVDD、DRVDD均为3.3V±10%且纹波50mV。确认OE引脚为高电平使能输出。时钟用示波器检查CLKP/CLKM引脚是否有正常、干净的差分时钟信号幅度是否满足要求差分0.4-1.5 Vpp频率是否在器件工作范围内1-170 MSPS注意低于50 MSPS时需要将SCLK拉高或设置LOW SPEED寄存器位。配置引脚检查RESET、SEN、SCLK、SDATA、DFS、MODE等配置引脚的电平是否正确。如果使用并行模式RESET必须拉高如果使用串行模式必须先给RESET一个10ns的高脉冲进行复位。DFS引脚电平决定了输出模式和数据格式。模拟输入确认INP/INM有差分信号输入共模电压是否为1.5V输入幅度是否在量程内输出负载LVDS模式是否在接收端接了100Ω差分终端CMOS模式是否负载过重如直接驱动LED6.2 问题二SNR/SFDR性能远低于数据手册排查步骤时钟质量这是头号嫌犯。用高带宽、低噪声的示波器测量时钟的抖动Jitter特别是RMS抖动。150 fs的孔径抖动对70MHz中频信号的SNR限制就在74 dB左右。确保时钟源本身噪声低并用带通滤波器滤除时钟谐波。模拟输入电路检查输入驱动电路变压器或运放的阻抗匹配S11和带宽。用网络分析仪验证。确保变压器中心抽头或运放偏置点连接到干净的VCM1.5V并用0.1μF电容退耦。电源噪声用近场探头或示波器AC耦合档检查AVDD和DRVDD上的高频噪声10MHz。重点检查退耦电容是否有效布局是否合理。数字反馈CMOS模式下开关噪声耦合是SNR下降的主因。确保已按照建议在输出端添加了50-100Ω串联电阻并尝试调整DATA POSN找到最佳点。LVDS模式下检查差分对是否等长终端电阻是否靠近接收端。增益设置检查增益设置。在高输入频率下适当降低增益如从0 dB调到3 dB可以显著提升SFDR虽然SNR会略有下降。根据你的系统需求权衡。6.3 问题三数据捕获不稳定偶发误码聚焦时序眼图测试对于LVDS输出必须用高速示波器带宽1 GHz配合差分探头测量眼图。检查眼高、眼宽、抖动是否满足接收端要求。如果眼图闭合检查驱动电流、终端匹配和PCB走线阻抗。建立/保持时间在FPGA端使用芯片厂商提供的I/O时序分析工具如Vivado的Timing Report或Quartus的Timing Analyzer。确保ADC数据相对于FPGA输入时钟的建立和保持时间有余量。如果余量为负或紧张尝试调整ADC的CLKOUT POSN或者优化PCB走线长度。时钟占空比在低于80 MSPS时测量输出时钟的占空比。如果严重偏离50%需要在FPGA约束中修正时钟定义或者考虑在FPGA内使用PLL或MMCM对时钟进行整形。信号完整性检查电源完整性确保在数据跳变的瞬间电源电压没有明显的塌陷Drop。使用电源完整性仿真或测量来验证。6.4 寄存器读写失败或配置不生效串行接口要点复位是必须的上电后在使用串行接口前必须给RESET引脚一个10ns的高脉冲或者通过写寄存器0x6C的RST位D1为1进行软件复位。否则寄存器处于未知状态。时序要满足确保SCLK频率不超过20 MHzSDATA在SCLK下降沿前后满足建立时间tDSU和保持时间tDHSEN信号宽度覆盖完整的16个SCLK周期。引脚冲突如果同时使用串行接口和并行控制引脚DFS, MODE务必查清优先级表表2。例如如果MODE引脚被拉高内部参考模式那么串行寄存器中的REF位将被忽略。最后分享一个我个人的调试习惯在板子贴片前先用飞线或测试点把所有电源、地、配置引脚引出来。第一版硬件往往会有设计疏忽留出修改的余地能救命。拿到第一块板子不要急着上高速信号先用低速时钟比如10 MHz和直流输入验证基本的电源、配置和数据通路。一步一步提高频率和信号复杂度同时用示波器和频谱仪严密监控这样能最快地定位问题所在。ADS5545是一颗非常强大的芯片吃透它的接口和配置就能为你的高速数据采集系统打下坚实的基础。
