1. SPI通信协议的核心逻辑与价值在嵌入式开发的世界里当你需要让微控制器MCU和它周围的传感器、存储器或者显示屏“说上话”时SPISerial Peripheral Interface往往是那个最直接、最高效的“翻译官”。我接触过不少通信协议从复杂的以太网到简单的UART但SPI以其独特的简洁和速度在板级设备互联中占据了不可动摇的地位。它的核心魅力在于“同步”和“全双工”——主设备提供一个统一的时钟节拍SCLK主从双方踩着这个节拍同时进行数据的发送和接收就像两个熟练的工人随着同一段音乐节奏同步装配零件效率自然远超UART那种需要事先约定好节奏的“异步”方式。你可能会问既然这么高效为什么不是所有地方都用SPI这就涉及到它的设计哲学和应用场景了。SPI的简单性体现在其极少的信号线上一根时钟线SCLK统一节奏两根数据线MOSI主出从入MISO主入从出负责双向数据传输还有一根片选线SS用来在多个从设备中点名。这种设计省去了复杂的地址寻址和应答机制代价就是需要更多的硬件引脚来管理多个从设备每个从设备都需要独立的片选线。因此SPI最适合的场景是板级上少数几个设备之间需要高速、实时交换数据的场合比如读取Flash芯片的ID、配置ADC的采样率或者驱动一块OLED屏幕。而本文要深入探讨的正是SPI协议中两个至关重要的、却又常常让初学者感到困惑的概念时钟极性CPOL或SPO和时钟相位CPHA或SPH。为什么要有这四种模式CPOL/CPHA 0/0, 0/1, 1/0, 1/1因为不同的外围芯片厂家如Freescale, TI, Microchip在制定自家芯片的SPI时序时对空闲时时钟状态和数据采样的边沿有不同的习惯和要求。如果主从设备这两项配置不匹配轻则数据错乱重则通信完全失败。所以理解并正确配置它们是打通SPI通信任督二脉的关键。接下来我们就以德州仪器TIStellaris系列MCU中的同步串行接口SSI模块为蓝本拆解两种最具代表性的帧格式Freescale SPI和MICROWIRE看看它们是如何在硬件层面实现这些时序逻辑的。2. Freescale SPI帧格式的时序逻辑深度解析Freescale现为NXP定义的SPI帧格式是业界最广泛使用的标准之一。它的核心特征在于其灵活性通过两个控制位SPO和SPH来定义时钟和数据的时序关系从而兼容绝大多数SPI从设备。TI的SSI模块完整地实现了这一标准。2.1 时钟极性SPO与时钟相位SPH的本质在分析具体时序前我们必须先吃透SPO和SPH这两个参数到底决定了什么。很多人会死记硬背四种模式的时序图但理解其本质才能举一反三。SPOSSI Serial Clock Polarity - 时钟极性它定义的是通信空闲期间即片选SS无效无数据传输时时钟线SSIClk所处的稳态电平。SPO 0空闲时时钟线保持为低电平Low。你可以把它想象成音乐开始前的“寂静”状态是无声的低电平。SPO 1空闲时时钟线保持为高电平High。音乐开始前的“寂静”状态是有一个持续高音高电平。SPHSSI Serial Clock Phase - 时钟相位它定义的是数据在时钟的哪个边沿被采样捕获以及在哪个边沿可以发生变化输出。这是时序协调的关键。SPH 0数据在第一个时钟边沿被采样。对于SPO0空闲低的情况第一个边沿是上升沿对于SPO1空闲高第一个边沿是下降沿。SPH 1数据在第二个时钟边沿被采样。相应地数据可以在第一个边沿时变化。简单来说SPO决定了时钟的“起点”状态而SPH决定了数据采样和锁存的“节拍点”。主从设备必须在这两个参数上完全一致才能保证发送方变化数据时接收方正好在准备采样接收方采样时数据已经稳定。2.2 四种模式时序详解与实战差异TI的SSI模块手册详细描述了四种组合的时序。我们不仅要看波形更要理解每个信号动作背后的意图和硬件行为。这里以主设备视角进行解析。模式 0: SPO0, SPH0这是最常见的一种模式。空闲状态SSIClk为低SSIFss片选为高。启动传输主设备将SSIFss拉低选中从设备。这里有一个关键细节从设备的数据SSIRx会在SSIFss变低后立即或很快被驱动到线上。然后主设备在半个时钟周期后将自己的数据SSITx驱动到线上。第一个时钟边沿再经过半个周期SSIClk产生第一个边沿——上升沿。根据SPH0的定义数据就在这个上升沿被采样捕获。也就是说主设备在上升沿采样来自从设备的MISO数据从设备在上升沿采样来自主设备的MOSI数据。数据变化数据在时钟的下降沿可以发生变化为下一次采样做准备。连续传输的坑点在单次传输后SSIFss会拉高。但在连续传输back-to-back时手册特别指出如果SPH0必须在每个数据字传输间隙将SSIFss短暂拉高一个时钟周期。这是因为在SPH0模式下从设备内部的移位寄存器在片选有效期间会被“冻结”主设备通过拉高再拉低片选来通知从设备“上一个字已处理完可以加载新数据了。”忽略这一点会导致连续传输时丢失数据。模式 1: SPO0, SPH1空闲状态同模式0。启动传输SSIFss拉低后主设备立即使能自己的输出SSITx但数据并未立即变化。半个时钟周期后主从双方的数据才被驱动到线上。同时SSIClk产生第一个边沿上升沿。采样边沿由于SPH1第一个边沿上升沿不是采样点而是数据允许变化的时刻。真正的采样发生在第二个边沿——下降沿。连续传输在此模式下由于采样发生在第二个边沿从设备的移位寄存器不会被冻结因此SSIFss可以在连续传输期间一直保持低电平无需在字间拉高这简化了连续传输的流程。模式 2: SPO1, SPH0空闲状态SSIClk为高SSIFss为高。这是与模式0的主要外观区别。启动传输SSIFss拉低从设备数据立即有效。半个周期后主设备数据有效。第一个时钟边沿再半个周期后SSIClk产生第一个边沿——下降沿因为空闲时为高。在SPH0下数据就在这个下降沿被采样。数据变化数据在随后的上升沿变化。连续传输与模式0相同由于SPH0连续传输时字间仍需拉高SSIFss一个时钟周期。模式 3: SPO1, SPH1空闲状态同模式2。启动传输SSIFss拉低主设备输出使能。半个周期后主从数据就绪同时SSIClk产生第一个边沿下降沿。采样边沿SPH1所以采样发生在第二个边沿——上升沿。连续传输与模式1相同SSIFss可始终保持低电平。实操心得在实际调试中最稳妥的方法是查阅你的从设备如传感器、Flash芯片数据手册找到其要求的SPI模式Mode 0/1/2/3然后对应设置主控的SPO和SPH。用逻辑分析仪抓取时序时重点看1) 空闲时CLK电平定SPO2) 数据在CLK的哪个边沿稳定即采样边沿定SPH。抓住这两点就能快速定位模式配置错误。2.3 配置流程与波特率计算实战理解了时序我们来看看在TI Stellaris的SSI模块上如何将其配置出来。配置流程是通用的但其中的计算需要细心。1. 配置步骤禁用SSI在修改任何配置寄存器前必须确保SSICR1寄存器中的SSESynchronous Serial Port Enable位为0。这是一个重要的安全操作防止在配置变更过程中产生错误的通信。设置主从模式通过SSICR1寄存器的MS位选择。0为主机1为从机。在从机模式下SOD位可控制从机是否驱动输出线用于多从机共享MISO线的场景。配置时钟分频写入SSICPSR寄存器。关键限制该值必须是2到254之间的偶数。如果写入奇数硬件会自动将最低位置0。这是为了生成占空比稳定的时钟。配置核心参数写入SSICR0寄存器这是核心步骤。需要设置数据位宽DSS4到16位。帧格式FRF选择Freescale SPI0x0。时钟极性与相位SPO, SPH根据从设备要求选择。串行时钟速率因子SCR一个0-255的附加分频因子。使能SSI最后将SSICR1寄存器中的SSE位置1模块开始工作。2. 波特率计算详解SSI模块的通信波特率Bit Rate由系统时钟SysClk经过两级分频得到公式为Fssi_clk Fsysclk / (CPSDVSR * (1 SCR))其中CPSDVSR是SSICPSR寄存器中的偶数分频值SCR是SSICR0寄存器中的附加分频因子。实战计算案例假设系统时钟为20 MHz目标波特率为1 Mbps。 代入公式1 MHz 20 MHz / (CPSDVSR * (1 SCR))我们需要找到一对合适的CPSDVSR偶数和SCR整数值。若令CPSDVSR 2则公式变为1 20 / (2 * (1SCR))2*(1SCR) 20SCR 9。校验20 MHz / (2 * (19)) 20 MHz / 20 1 MHz。匹配成功。 因此配置为SSICPSR 0x2SCR 9。注意事项最终产生的实际波特率可能会有微小误差。对于高速或长距离通信需要评估该误差是否在从设备容差范围内。通常通过选择较高的系统时钟和适当的分频比可以将误差控制在1%以内这对大多数应用是安全的。3. MICROWIRE帧格式半双工的命令-响应模型MICROWIRE是National Semiconductor后被TI收购推出的一种同步串行协议。它基于SPI但采用了不同的通信模型更像是一种简化的、半双工的“命令-响应”协议。3.1 与Freescale SPI的核心区别MICROWIRE与标准SPI最大的不同在于其半双工和分时复用的特性。半双工同一时刻数据线只在一个方向上传输数据。它使用主出从入MOSI线发送命令使用主入从出MISO线接收数据但不同时进行。分时复用一次完整的通信事务分为两个明确的阶段命令阶段主设备向从设备发送一个固定的8位控制字。在此期间主设备只发送不接收从设备只接收不发送。SSIRxMISO线处于高阻态。响应阶段从设备在解析完控制字后向主设备返回4到16位的数据。在此期间主设备只接收不发送。这种结构使得MICROWIRE协议非常适合那些需要先发送一个指令码如读寄存器地址、启动转换再读取数据的设备比如一些早期的EEPROM、ADC和温度传感器。3.2 时序流程与关键时间要求根据手册描述其单次传输的时序如下空闲期SSIClk为低SSIFss为高。启动与命令发送主设备将控制字写入发送FIFO随后拉低SSIFss。控制字的最高位MSB首先被移出到SSITx线上。从设备在SSIClk的上升沿锁存这些控制位。整个8位控制字传输期间SSIRx线未被驱动高阻。等待与解码在最后一个控制比特被锁存后协议规定了一个一个时钟周期的等待状态。这个时间留给从设备内部解码接收到的控制字并准备响应数据。这是MICROWIRE协议的一个关键时间点。数据响应等待状态结束后从设备开始将响应数据的MSB驱动到SSIRx线上在SSIClk的下降沿输出。主设备则在SSIClk的上升沿采样这些数据位。传输结束所有数据位传输完毕后对于单次传输SSIFss会在最后一个比特被锁存后的一个时钟周期拉高。对于连续传输SSIFss则始终保持低电平下一个帧的8位控制字会紧挨着上一个帧数据字的LSB之后立即开始发送。关键时序参数SSIFss的建立与保持时间手册特别强调了在MICROWIRE模式下当SSI作为从机且主设备提供自由运行的时钟free-running SSIClk时SSIFss信号相对于SSIClk上升沿的建立和保持时间必须满足严格要求以确保从机能正确识别帧开始。建立时间t_Setup在从设备采样第一个接收数据位的那个SSIClk上升沿之前SSIFss必须已经保持低电平至少2个SSIClk时钟周期。保持时间t_Hold在上述采样沿的前一个SSIClk上升沿之后SSIFss必须保持低电平至少1个SSIClk时钟周期。 这意味着主设备拉低SSIFss的动作必须提前于数据采样点足够的时间并且需要与时钟边沿对齐良好否则从设备可能无法正确识别帧起始导致整个数据帧错位。在硬件设计PCB布线和软件驱动GPIO控制SSIFss的时序时必须考虑这个因素。4. SSI模块的寄存器级编程指南与调试技巧理解了协议时序最终我们需要通过操作寄存器来驾驭硬件。TI SSI模块的寄存器设计较为清晰这里重点剖析几个核心寄存器及其在编程和调试中的实际用法。4.1 核心功能寄存器详解SSICR0控制寄存器0这是协议的“大脑”。DSS[3:0]数据位宽选择。0000-0010保留0011代表4位...1111代表16位。编程注意当选择小于16位的宽度时软件写入发送数据寄存器SSIDR的数据必须右对齐高位无效读取接收数据时硬件会自动将数据右对齐。FRF[1:0]帧格式选择。00 Freescale SPI01 TI同步串行帧10 MICROWIRE。本文主要讨论00和10。SPO, SPH即我们反复讨论的时钟极性与相位。SCR[7:0]串行时钟速率因子用于波特率计算的第二级分频。SSICR1控制寄存器1控制模块的使能与工作模式。LBM回环模式位。置1后发送移位寄存器的输出直接内部连接到接收移位寄存器的输入用于软件自测试无需外部硬件连接。SSE同步串行端口使能位。在修改SSICR0、SSICPSR等配置寄存器前必须确保SSE0。MS主从模式选择。0主机1从机。SOD从机输出禁用位。仅在从机模式MS1下有效。当系统中有多个从机共享MISO线时可将不通信的从机SOD置1使其MISO引脚为高阻态避免总线冲突。SSIDR数据寄存器这是数据进出FIFO的窗口。重要特性该寄存器是读敏感的。读操作访问的是接收FIFO的读指针位置写操作访问的是发送FIFO的写指针位置。即使SSE被禁用FIFO中的内容也不会被清除这允许软件提前填充发送FIFO然后再使能SSI以启动传输实现更精确的时序控制。SSISR状态寄存器用于查询模块状态是实现轮询或中断驱动编程的关键。TFE/TNF发送FIFO空/非满。TFE1表示发送FIFO完全空TNF1表示发送FIFO还有空间非满。通常用TNF来判断是否可以写入新数据。RNE/RFF接收FIFO非空/满。RNE1表示有数据可读RFF1表示接收FIFO已满。通常用RNE来判断是否可以读取数据。BSY忙状态位。当BSY1时表示SSI正在发送或接收一帧数据或者发送FIFO非空。这意味着即使最后一帧数据已从移位寄存器发出只要发送FIFO还没完全腾空BSY就仍为1。在判断一次传输是否完全结束时更可靠的方法是结合检查BSY位和发送FIFO空TFE位。4.2 中断与DMA配置要点SSI模块支持中断相关寄存器是SSIIM中断掩码、SSIRIS原始中断状态和SSIMIS已屏蔽的中断状态。TXIM发送中断掩码。当发送FIFO中的数据量减少到一半或以下时触发。适合在需要持续发送大量数据时用中断及时补充FIFO。RXIM接收中断掩码。当接收FIFO中的数据量达到一半或以上时触发。适合在接收数据流时用中断批量读取减少CPU轮询开销。RTIM接收超时中断掩码。当接收FIFO非空但超过32个位时间没有收到新数据时触发。用于检测数据流结束。RORIM接收溢出中断掩码。当接收FIFO已满又收到新数据时触发。这表明软件读取数据不够快发生了数据丢失。对于高速数据流如音频传输、图像数据强烈建议使用DMA直接存储器访问来搬运SSI的数据将CPU从频繁的FIFO读写操作中解放出来。需要配置MCU的DMA控制器将SSI的发送/接收FIFO作为外设端点与内存缓冲区关联。具体配置方法需参考芯片的DMA控制器手册。4.3 常见问题排查与调试实录在实际项目中SPI通信失败是家常便饭。以下是我总结的几个排查步骤和技巧无任何信号检查电源和时钟确认MCU和外设均已上电MCU的系统时钟和SSI模块的外设时钟通过RCGC1寄存器已使能。检查引脚复用确认所用GPIO引脚已正确配置为SSI功能而非普通的数字输入输出。检查SSE位确认SSICR1寄存器的SSE位已置1模块已使能。有时钟和数据但数据错误核对模式SPO/SPH这是最常见的原因。用逻辑分析仪同时抓取SCLK、MOSI、MISO和SS线。首先看空闲时SCLK电平定SPO然后看数据在哪个时钟边沿稳定定SPH。与从设备手册对比。检查波特率计算实际波特率是否在从设备可接受范围内。过高的波特率在长线或干扰环境下容易出错。检查数据位序绝大多数SPI设备是MSB先行但极少数可能是LSB先行。检查SSICR0是否有相关配置位TI SSI默认MSB先行。检查FIFO和数据对齐如果是8位数据写入16位的SSIDR时是否右对齐例如数据放在低8位只能发送不能接收或反之检查硬件连接确认MOSI、MISO没有接反。用万用表或示波器检查线路连通性。检查从设备确认从设备本身工作正常可能需要特定的命令序列才能启动发送。对于MICROWIRE设备确认是否已发送正确的8位控制字。检查从设备片选确认SS线在传输期间有效通常低电平有效且在连续传输时符合时序要求特别是SPH0模式需要字间拉高。使用逻辑分析仪/示波器的高级技巧触发设置设置为SS片选线下降沿触发可以稳定捕获每一帧数据。解码功能利用分析仪的SPI解码功能直接解析出十六进制或二进制数据与预期值对比。测量时序测量SCLK频率以验证波特率测量数据建立时间和保持时间是否满足从设备要求通常在数据手册中有t_SU和t_HD参数。调试是一个系统工程从寄存器配置、软件驱动到硬件焊接、PCB布线任何一个环节的疏漏都可能导致通信失败。遵循“先配置后使能、先模式后速率、先单字节后多字节、先轮询后中断/DMA”的原则由简入繁能帮助你高效地定位并解决问题。
SPI通信协议深度解析：时钟极性相位与Freescale/MICROWIRE帧格式实战
1. SPI通信协议的核心逻辑与价值在嵌入式开发的世界里当你需要让微控制器MCU和它周围的传感器、存储器或者显示屏“说上话”时SPISerial Peripheral Interface往往是那个最直接、最高效的“翻译官”。我接触过不少通信协议从复杂的以太网到简单的UART但SPI以其独特的简洁和速度在板级设备互联中占据了不可动摇的地位。它的核心魅力在于“同步”和“全双工”——主设备提供一个统一的时钟节拍SCLK主从双方踩着这个节拍同时进行数据的发送和接收就像两个熟练的工人随着同一段音乐节奏同步装配零件效率自然远超UART那种需要事先约定好节奏的“异步”方式。你可能会问既然这么高效为什么不是所有地方都用SPI这就涉及到它的设计哲学和应用场景了。SPI的简单性体现在其极少的信号线上一根时钟线SCLK统一节奏两根数据线MOSI主出从入MISO主入从出负责双向数据传输还有一根片选线SS用来在多个从设备中点名。这种设计省去了复杂的地址寻址和应答机制代价就是需要更多的硬件引脚来管理多个从设备每个从设备都需要独立的片选线。因此SPI最适合的场景是板级上少数几个设备之间需要高速、实时交换数据的场合比如读取Flash芯片的ID、配置ADC的采样率或者驱动一块OLED屏幕。而本文要深入探讨的正是SPI协议中两个至关重要的、却又常常让初学者感到困惑的概念时钟极性CPOL或SPO和时钟相位CPHA或SPH。为什么要有这四种模式CPOL/CPHA 0/0, 0/1, 1/0, 1/1因为不同的外围芯片厂家如Freescale, TI, Microchip在制定自家芯片的SPI时序时对空闲时时钟状态和数据采样的边沿有不同的习惯和要求。如果主从设备这两项配置不匹配轻则数据错乱重则通信完全失败。所以理解并正确配置它们是打通SPI通信任督二脉的关键。接下来我们就以德州仪器TIStellaris系列MCU中的同步串行接口SSI模块为蓝本拆解两种最具代表性的帧格式Freescale SPI和MICROWIRE看看它们是如何在硬件层面实现这些时序逻辑的。2. Freescale SPI帧格式的时序逻辑深度解析Freescale现为NXP定义的SPI帧格式是业界最广泛使用的标准之一。它的核心特征在于其灵活性通过两个控制位SPO和SPH来定义时钟和数据的时序关系从而兼容绝大多数SPI从设备。TI的SSI模块完整地实现了这一标准。2.1 时钟极性SPO与时钟相位SPH的本质在分析具体时序前我们必须先吃透SPO和SPH这两个参数到底决定了什么。很多人会死记硬背四种模式的时序图但理解其本质才能举一反三。SPOSSI Serial Clock Polarity - 时钟极性它定义的是通信空闲期间即片选SS无效无数据传输时时钟线SSIClk所处的稳态电平。SPO 0空闲时时钟线保持为低电平Low。你可以把它想象成音乐开始前的“寂静”状态是无声的低电平。SPO 1空闲时时钟线保持为高电平High。音乐开始前的“寂静”状态是有一个持续高音高电平。SPHSSI Serial Clock Phase - 时钟相位它定义的是数据在时钟的哪个边沿被采样捕获以及在哪个边沿可以发生变化输出。这是时序协调的关键。SPH 0数据在第一个时钟边沿被采样。对于SPO0空闲低的情况第一个边沿是上升沿对于SPO1空闲高第一个边沿是下降沿。SPH 1数据在第二个时钟边沿被采样。相应地数据可以在第一个边沿时变化。简单来说SPO决定了时钟的“起点”状态而SPH决定了数据采样和锁存的“节拍点”。主从设备必须在这两个参数上完全一致才能保证发送方变化数据时接收方正好在准备采样接收方采样时数据已经稳定。2.2 四种模式时序详解与实战差异TI的SSI模块手册详细描述了四种组合的时序。我们不仅要看波形更要理解每个信号动作背后的意图和硬件行为。这里以主设备视角进行解析。模式 0: SPO0, SPH0这是最常见的一种模式。空闲状态SSIClk为低SSIFss片选为高。启动传输主设备将SSIFss拉低选中从设备。这里有一个关键细节从设备的数据SSIRx会在SSIFss变低后立即或很快被驱动到线上。然后主设备在半个时钟周期后将自己的数据SSITx驱动到线上。第一个时钟边沿再经过半个周期SSIClk产生第一个边沿——上升沿。根据SPH0的定义数据就在这个上升沿被采样捕获。也就是说主设备在上升沿采样来自从设备的MISO数据从设备在上升沿采样来自主设备的MOSI数据。数据变化数据在时钟的下降沿可以发生变化为下一次采样做准备。连续传输的坑点在单次传输后SSIFss会拉高。但在连续传输back-to-back时手册特别指出如果SPH0必须在每个数据字传输间隙将SSIFss短暂拉高一个时钟周期。这是因为在SPH0模式下从设备内部的移位寄存器在片选有效期间会被“冻结”主设备通过拉高再拉低片选来通知从设备“上一个字已处理完可以加载新数据了。”忽略这一点会导致连续传输时丢失数据。模式 1: SPO0, SPH1空闲状态同模式0。启动传输SSIFss拉低后主设备立即使能自己的输出SSITx但数据并未立即变化。半个时钟周期后主从双方的数据才被驱动到线上。同时SSIClk产生第一个边沿上升沿。采样边沿由于SPH1第一个边沿上升沿不是采样点而是数据允许变化的时刻。真正的采样发生在第二个边沿——下降沿。连续传输在此模式下由于采样发生在第二个边沿从设备的移位寄存器不会被冻结因此SSIFss可以在连续传输期间一直保持低电平无需在字间拉高这简化了连续传输的流程。模式 2: SPO1, SPH0空闲状态SSIClk为高SSIFss为高。这是与模式0的主要外观区别。启动传输SSIFss拉低从设备数据立即有效。半个周期后主设备数据有效。第一个时钟边沿再半个周期后SSIClk产生第一个边沿——下降沿因为空闲时为高。在SPH0下数据就在这个下降沿被采样。数据变化数据在随后的上升沿变化。连续传输与模式0相同由于SPH0连续传输时字间仍需拉高SSIFss一个时钟周期。模式 3: SPO1, SPH1空闲状态同模式2。启动传输SSIFss拉低主设备输出使能。半个周期后主从数据就绪同时SSIClk产生第一个边沿下降沿。采样边沿SPH1所以采样发生在第二个边沿——上升沿。连续传输与模式1相同SSIFss可始终保持低电平。实操心得在实际调试中最稳妥的方法是查阅你的从设备如传感器、Flash芯片数据手册找到其要求的SPI模式Mode 0/1/2/3然后对应设置主控的SPO和SPH。用逻辑分析仪抓取时序时重点看1) 空闲时CLK电平定SPO2) 数据在CLK的哪个边沿稳定即采样边沿定SPH。抓住这两点就能快速定位模式配置错误。2.3 配置流程与波特率计算实战理解了时序我们来看看在TI Stellaris的SSI模块上如何将其配置出来。配置流程是通用的但其中的计算需要细心。1. 配置步骤禁用SSI在修改任何配置寄存器前必须确保SSICR1寄存器中的SSESynchronous Serial Port Enable位为0。这是一个重要的安全操作防止在配置变更过程中产生错误的通信。设置主从模式通过SSICR1寄存器的MS位选择。0为主机1为从机。在从机模式下SOD位可控制从机是否驱动输出线用于多从机共享MISO线的场景。配置时钟分频写入SSICPSR寄存器。关键限制该值必须是2到254之间的偶数。如果写入奇数硬件会自动将最低位置0。这是为了生成占空比稳定的时钟。配置核心参数写入SSICR0寄存器这是核心步骤。需要设置数据位宽DSS4到16位。帧格式FRF选择Freescale SPI0x0。时钟极性与相位SPO, SPH根据从设备要求选择。串行时钟速率因子SCR一个0-255的附加分频因子。使能SSI最后将SSICR1寄存器中的SSE位置1模块开始工作。2. 波特率计算详解SSI模块的通信波特率Bit Rate由系统时钟SysClk经过两级分频得到公式为Fssi_clk Fsysclk / (CPSDVSR * (1 SCR))其中CPSDVSR是SSICPSR寄存器中的偶数分频值SCR是SSICR0寄存器中的附加分频因子。实战计算案例假设系统时钟为20 MHz目标波特率为1 Mbps。 代入公式1 MHz 20 MHz / (CPSDVSR * (1 SCR))我们需要找到一对合适的CPSDVSR偶数和SCR整数值。若令CPSDVSR 2则公式变为1 20 / (2 * (1SCR))2*(1SCR) 20SCR 9。校验20 MHz / (2 * (19)) 20 MHz / 20 1 MHz。匹配成功。 因此配置为SSICPSR 0x2SCR 9。注意事项最终产生的实际波特率可能会有微小误差。对于高速或长距离通信需要评估该误差是否在从设备容差范围内。通常通过选择较高的系统时钟和适当的分频比可以将误差控制在1%以内这对大多数应用是安全的。3. MICROWIRE帧格式半双工的命令-响应模型MICROWIRE是National Semiconductor后被TI收购推出的一种同步串行协议。它基于SPI但采用了不同的通信模型更像是一种简化的、半双工的“命令-响应”协议。3.1 与Freescale SPI的核心区别MICROWIRE与标准SPI最大的不同在于其半双工和分时复用的特性。半双工同一时刻数据线只在一个方向上传输数据。它使用主出从入MOSI线发送命令使用主入从出MISO线接收数据但不同时进行。分时复用一次完整的通信事务分为两个明确的阶段命令阶段主设备向从设备发送一个固定的8位控制字。在此期间主设备只发送不接收从设备只接收不发送。SSIRxMISO线处于高阻态。响应阶段从设备在解析完控制字后向主设备返回4到16位的数据。在此期间主设备只接收不发送。这种结构使得MICROWIRE协议非常适合那些需要先发送一个指令码如读寄存器地址、启动转换再读取数据的设备比如一些早期的EEPROM、ADC和温度传感器。3.2 时序流程与关键时间要求根据手册描述其单次传输的时序如下空闲期SSIClk为低SSIFss为高。启动与命令发送主设备将控制字写入发送FIFO随后拉低SSIFss。控制字的最高位MSB首先被移出到SSITx线上。从设备在SSIClk的上升沿锁存这些控制位。整个8位控制字传输期间SSIRx线未被驱动高阻。等待与解码在最后一个控制比特被锁存后协议规定了一个一个时钟周期的等待状态。这个时间留给从设备内部解码接收到的控制字并准备响应数据。这是MICROWIRE协议的一个关键时间点。数据响应等待状态结束后从设备开始将响应数据的MSB驱动到SSIRx线上在SSIClk的下降沿输出。主设备则在SSIClk的上升沿采样这些数据位。传输结束所有数据位传输完毕后对于单次传输SSIFss会在最后一个比特被锁存后的一个时钟周期拉高。对于连续传输SSIFss则始终保持低电平下一个帧的8位控制字会紧挨着上一个帧数据字的LSB之后立即开始发送。关键时序参数SSIFss的建立与保持时间手册特别强调了在MICROWIRE模式下当SSI作为从机且主设备提供自由运行的时钟free-running SSIClk时SSIFss信号相对于SSIClk上升沿的建立和保持时间必须满足严格要求以确保从机能正确识别帧开始。建立时间t_Setup在从设备采样第一个接收数据位的那个SSIClk上升沿之前SSIFss必须已经保持低电平至少2个SSIClk时钟周期。保持时间t_Hold在上述采样沿的前一个SSIClk上升沿之后SSIFss必须保持低电平至少1个SSIClk时钟周期。 这意味着主设备拉低SSIFss的动作必须提前于数据采样点足够的时间并且需要与时钟边沿对齐良好否则从设备可能无法正确识别帧起始导致整个数据帧错位。在硬件设计PCB布线和软件驱动GPIO控制SSIFss的时序时必须考虑这个因素。4. SSI模块的寄存器级编程指南与调试技巧理解了协议时序最终我们需要通过操作寄存器来驾驭硬件。TI SSI模块的寄存器设计较为清晰这里重点剖析几个核心寄存器及其在编程和调试中的实际用法。4.1 核心功能寄存器详解SSICR0控制寄存器0这是协议的“大脑”。DSS[3:0]数据位宽选择。0000-0010保留0011代表4位...1111代表16位。编程注意当选择小于16位的宽度时软件写入发送数据寄存器SSIDR的数据必须右对齐高位无效读取接收数据时硬件会自动将数据右对齐。FRF[1:0]帧格式选择。00 Freescale SPI01 TI同步串行帧10 MICROWIRE。本文主要讨论00和10。SPO, SPH即我们反复讨论的时钟极性与相位。SCR[7:0]串行时钟速率因子用于波特率计算的第二级分频。SSICR1控制寄存器1控制模块的使能与工作模式。LBM回环模式位。置1后发送移位寄存器的输出直接内部连接到接收移位寄存器的输入用于软件自测试无需外部硬件连接。SSE同步串行端口使能位。在修改SSICR0、SSICPSR等配置寄存器前必须确保SSE0。MS主从模式选择。0主机1从机。SOD从机输出禁用位。仅在从机模式MS1下有效。当系统中有多个从机共享MISO线时可将不通信的从机SOD置1使其MISO引脚为高阻态避免总线冲突。SSIDR数据寄存器这是数据进出FIFO的窗口。重要特性该寄存器是读敏感的。读操作访问的是接收FIFO的读指针位置写操作访问的是发送FIFO的写指针位置。即使SSE被禁用FIFO中的内容也不会被清除这允许软件提前填充发送FIFO然后再使能SSI以启动传输实现更精确的时序控制。SSISR状态寄存器用于查询模块状态是实现轮询或中断驱动编程的关键。TFE/TNF发送FIFO空/非满。TFE1表示发送FIFO完全空TNF1表示发送FIFO还有空间非满。通常用TNF来判断是否可以写入新数据。RNE/RFF接收FIFO非空/满。RNE1表示有数据可读RFF1表示接收FIFO已满。通常用RNE来判断是否可以读取数据。BSY忙状态位。当BSY1时表示SSI正在发送或接收一帧数据或者发送FIFO非空。这意味着即使最后一帧数据已从移位寄存器发出只要发送FIFO还没完全腾空BSY就仍为1。在判断一次传输是否完全结束时更可靠的方法是结合检查BSY位和发送FIFO空TFE位。4.2 中断与DMA配置要点SSI模块支持中断相关寄存器是SSIIM中断掩码、SSIRIS原始中断状态和SSIMIS已屏蔽的中断状态。TXIM发送中断掩码。当发送FIFO中的数据量减少到一半或以下时触发。适合在需要持续发送大量数据时用中断及时补充FIFO。RXIM接收中断掩码。当接收FIFO中的数据量达到一半或以上时触发。适合在接收数据流时用中断批量读取减少CPU轮询开销。RTIM接收超时中断掩码。当接收FIFO非空但超过32个位时间没有收到新数据时触发。用于检测数据流结束。RORIM接收溢出中断掩码。当接收FIFO已满又收到新数据时触发。这表明软件读取数据不够快发生了数据丢失。对于高速数据流如音频传输、图像数据强烈建议使用DMA直接存储器访问来搬运SSI的数据将CPU从频繁的FIFO读写操作中解放出来。需要配置MCU的DMA控制器将SSI的发送/接收FIFO作为外设端点与内存缓冲区关联。具体配置方法需参考芯片的DMA控制器手册。4.3 常见问题排查与调试实录在实际项目中SPI通信失败是家常便饭。以下是我总结的几个排查步骤和技巧无任何信号检查电源和时钟确认MCU和外设均已上电MCU的系统时钟和SSI模块的外设时钟通过RCGC1寄存器已使能。检查引脚复用确认所用GPIO引脚已正确配置为SSI功能而非普通的数字输入输出。检查SSE位确认SSICR1寄存器的SSE位已置1模块已使能。有时钟和数据但数据错误核对模式SPO/SPH这是最常见的原因。用逻辑分析仪同时抓取SCLK、MOSI、MISO和SS线。首先看空闲时SCLK电平定SPO然后看数据在哪个时钟边沿稳定定SPH。与从设备手册对比。检查波特率计算实际波特率是否在从设备可接受范围内。过高的波特率在长线或干扰环境下容易出错。检查数据位序绝大多数SPI设备是MSB先行但极少数可能是LSB先行。检查SSICR0是否有相关配置位TI SSI默认MSB先行。检查FIFO和数据对齐如果是8位数据写入16位的SSIDR时是否右对齐例如数据放在低8位只能发送不能接收或反之检查硬件连接确认MOSI、MISO没有接反。用万用表或示波器检查线路连通性。检查从设备确认从设备本身工作正常可能需要特定的命令序列才能启动发送。对于MICROWIRE设备确认是否已发送正确的8位控制字。检查从设备片选确认SS线在传输期间有效通常低电平有效且在连续传输时符合时序要求特别是SPH0模式需要字间拉高。使用逻辑分析仪/示波器的高级技巧触发设置设置为SS片选线下降沿触发可以稳定捕获每一帧数据。解码功能利用分析仪的SPI解码功能直接解析出十六进制或二进制数据与预期值对比。测量时序测量SCLK频率以验证波特率测量数据建立时间和保持时间是否满足从设备要求通常在数据手册中有t_SU和t_HD参数。调试是一个系统工程从寄存器配置、软件驱动到硬件焊接、PCB布线任何一个环节的疏漏都可能导致通信失败。遵循“先配置后使能、先模式后速率、先单字节后多字节、先轮询后中断/DMA”的原则由简入繁能帮助你高效地定位并解决问题。
